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HDL example source code 1/5 tff_a

于 2023-03-23 发布 文件大小:277.25 kB
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HDL example source code 1/5 tff_a

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  • AMBA
    AMBA总线规范,能对从事嵌入式的同行们有一些帮助,让大家更好的理解ARM 结构和AMBA 体系(AMBA Specification)
    2012-12-06 20:35:22下载
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  • example16-dac7512-sina-wave-ok
    VHDL 基于cpld EPM570的DA转换代码(VHDL CPLD EPM570 the DA conversion code based on)
    2014-12-08 14:02:34下载
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  • 一个完整的
    一种半加器的算法,是基于VHDL软件仿真。请大家下载参考!-A full-adder algorithm is based on the VHDL software emulation. Please download the reference!
    2022-04-16 00:29:23下载
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  • multiply_8_VHDL
    由8 位加法器构成的以时序方式设计的8 位乘法器,采用逐项移位相加的方 法来实现相乘的VHDL程序代码。包含几个小模块和一个顶层设计文件,运行可用。(an 8 bit multiplier combined with 8 bit adder using a design by way of timing,and it use a way of Itemized shift to implement the multiply.It include some little module and a top level design document.)
    2014-04-11 16:58:04下载
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  • world clock
    世界时钟,最简单的vhdl的fpga设计,是vhdl语言的入门级,jigon供参考娱乐
    2022-01-28 20:54:25下载
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  • AD
    说明:  FPGA实现的AD采样控制程序的源码,欢迎大家下载(FPGA implementation of the AD sampling control)
    2021-04-14 21:18:55下载
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  • Cordic 算法实现
    Cordic 算法,并用该算法实现 sin 和 cos 函数。 在这个 cordic 算法顶层下,有 4 个模块。分别为按钮脉冲检测 btnPulse,角度输入 ang,板卡显 示 disp,算法核心 cordic。 BtnPulse 按分频后的时钟间隔检测对应按钮位置,当检测到连续三次的结果依次为 0、1、1 时 发送一次按钮脉冲 pulse。pulse 被作为 ang 模块的时钟,在每个 ang 的上升沿,根据按钮的对 应位置将相应的数据进行增加或减少。 显示模块 disp 将进行运算后的对应的三角函数值对应到数码管上。其中,实现象限的功能是根 据在第二第四象限的 sin,cos 结果的绝对值与在第一象限相比是将 sin 值和 cos 值交换。而第三 象限的绝对值保持不变。因此,该程序实质上仅计算第一象限的三角函数值,位于其他象限的 在 disp 模块中改变了显示值。正负是通过判断哪种三角函数位于某个象限,通过少量组合逻辑 即可得到。 在 cordic 算法模块中,为了增加计算的精度,选择了进行 28 次迭代。而为了方便移位运算,将 角度数据长度拓展至 32 位,将 cordicPipeline 模块中的数据长度变为 52,由于在其他模块中使 用了 IEEE.STD_LOGIC_UNSIGNED,为了防止冲突,选择手动计算符号位。由于大部分运算均是 重复,因此只要在 cordic 模块中反复调用 cordicPipeline 模块即可,仅需为 cordicPipeline 模块添 加一个使能输入,当计数到 28 时使能失效,停止运算。
    2022-01-31 04:14:12下载
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  • DTMB
    能够完美产生数字地面电视(DTMB)的信源的程序。帧头模式为模式一。信道可选择,信号加入频偏,延时,后经滤波器后输出。(Able to produce perfect digital terrestrial television (DTMB) of the source program. Mode is the mode a header. Channels to choose from, the signal adding offset, delay, after the filter output.)
    2013-07-25 11:22:28下载
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  • ad706_verilog
    AD706在Sparten6使用的FPGA代码,测试通过(AD706 FPGA Code In Sparten6)
    2017-02-06 10:39:29下载
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  • 看中国
    这是Verilog语言的if else 语句的优化,不同的写法,编译出来,结果会有很多不同。请大家自己斟酌。-see the Chinese
    2022-04-23 18:03:23下载
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