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100_Power_Tips_for_FPGA_Designersi
fpga高手设计实战真经100则,最新的FPGA英文书籍,值得参考学习(100 Power Tips for FPGA Designers,The new FPGA English books, worth learning)
- 2013-12-06 19:40:43下载
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MPEG
MPEG-2TS 流嵌入控制数据的设计,设计的要求是用控制数据替换MPEG-2 TS 流中的空帧-MPEG-2TS control data stream embedded in the design, the design requirements is to control data to replace MPEG-2 TS stream of the air frame
- 2022-01-24 14:30:49下载
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(Avalon-ST)-interface_from_liu
IP 核的接口(The Avalon® Streaming (Avalon-ST) interface)的使用说明,和程序(IP core interface (The Avalon Streaming (Avalon-ST) interface) instructions for use, and procedures)
- 2012-09-16 13:41:57下载
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对于多个子分频的Verilog代码
verilog分频器代码
分为偶数倍分频和奇数倍分频两个verilog源文件 附带一个说明文档-divider verilog code for multiple sub-divided into even and odd frequency divider several times with a two verilog source files documentation
- 2022-10-15 03:40:06下载
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fft_8
基二8点fftverilog实现。经过modelsim仿真通过(Base 2 fftverilog implementation at 8 o clock. Go through the modelsim simulation)
- 2021-02-21 16:49:42下载
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这是DES的Verilog源代码(数据加密标准)是用来在N.
This is verilog source code for DES(Data Encryption standard) which is used in network security.
- 2022-04-21 02:32:09下载
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一种新的FPGA实现AES-128采用降低残留素数的S盒
应用背景在本文中,我们提出了一种新的FPGAAES的S盒的利用高性能的实现减少素数的残留。这个该设计在Xilinx Virtex-5实现xc5vlx50 FPGA器件。目的是使用一种新的基于查找表的条目集渣盒素数。减少残留素S盒数量增加了更多的混乱,AES的整个过程算法,使其更复杂,并提供进一步抵抗攻击。我们的实现达到了3.09 Gbps的吞吐量,共采用了1745片一个Virtex-5 FPGA。关键技术AES的应用减少了素数剩余的设计基于S盒是用VHDL语言实现一个Xilinx Virtex-5 xc5vlx50(包:ffg676,速度等级:3)使用FPGA设计工具ISE 9.2i。表4FPGA实现结果表明AES减少残留的素数的S盒。它介绍了Xilinx公司的FPGA器件选择的目标,加密吞吐量实现,定时报告和整体设备利用率。
- 2022-02-02 18:37:31下载
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BoneMicoren
Bone microphnoe simulator.
this is a trial to de-noise the bone microphone signals.
This also utilizes om-lsa algorithm
- 2012-12-12 04:47:28下载
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11 阶FIR 数字滤波器,verolog描述,通过modelsim 6.0 仿真,Quartue综合...
11 阶FIR 数字滤波器,verolog描述,通过modelsim 6.0 仿真,Quartue综合-11-order FIR digital filter, verolog description, modelsim 6.0 through simulation, Quartue integrated
- 2022-10-31 17:45:02下载
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lesson38_lcd1602_clander
说明: 基于Verilog语言编写的LCD1602显示的日历程序,类似时钟功能值得参考。(LCD1602 shows calendar program based on Verilog language, similar clock function is worth reference.)
- 2019-05-26 09:29:18下载
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