m序列生成VHDL代码

在quartus平台下，并使用verillog hdl编写的时钟分频仿真(In quartus platform and use verillog hdl write clock divider simulation)

与Xilinx spartan6评估委员会结合的小型项目示例。

256字节深度的RS232串口程序,共分4个模块,顶层文件FIFO程序串口收和串口发.经过测试已用于产品.可靠!-Depth of 256-byte Serial RS232 procedures, divided into four modules, top-level document procedures FIFO serial and serial-fat collection. After the test has been used in products. Reliable!

VHDL汇编语言原理及源代码。spartan 3e开发板试用。(VHDL language.)

基于Verilog HDL的数字电压表的程序-Verilog HDL-based procedures for the digital voltmeter

RS译码的Euclid算法及其FPGA实现，并通过仿真器的出结果，对于设计ＲＳ译码很有帮助-RS decoding Euclid algorithm and its FPGA implementation, and through the simulator results are helpful for the design of RS decoder

4*4键盘小程序 两种算法内附检查LED(4* 4 keyboard applet containing two algorithms check the LED)

具有先进后出的堆栈功能。此LIFO堆栈具有两个按键（write， read），按下write键后，开始输入数据data0-data3；按下read键后，7段数码管开始倒序显示data3-data0（十进制）。 高级要求（可选）： 按下write键，VGA显示“Write”字样，并同时显示输入数据；按下read键，VGA显示“Read”字样，并同时显示输出数据。

This code implement a interation in cordic pipelline

基于FPGA数字频率计，VHDL，quartus，8位频率显示，精确度高