基于DDS的移相信号发生器的设计

实现SIGMA-DELTA Modulator的veriolog代码(sigma-delta moudulator for RFPLL )

程序来自《现代通信系统－使用matlab》英文版 已经调通！并加上了注释。 希望对大家有帮助4(fpga)

四间隔频率变化，并循环输出50~51ms之间的频率。(Four-interval frequency changes and the cycle between 50 ~ 51ms output frequency.)

说明：  自己写的DES的verilog实现。输入输出实现了并转串。(DES algorithm implemented in verilog.)

verilog 简易频率计的设置，包括整个工程(verilog simple frequency meter settings, including the entire project)

我用的是二进制分频的方法，这种分频方法的分频只能是2n次方，有限制，但是很方便

Opencore的IP Core，有实际合成过，可以用，大家参考-Opencore of the IP Core, there is a practical synthesis that we could use, we refer to see

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矩阵求逆模块硬件实现,用verilog语言，基于ISE开发环境(implement of inverse matrix)