无线发射模块的 SRRC 成型匹配滤波设计 Verilog 代码

输入信号为bpsk信号，载波中频为5Mhz，多普勒为10k，接收机三阶锁相环实现对bpsk调制信号的载波进行复制和跟踪,

quartus license dede(quartus 11.0 license)

HDB3的VHDL语言描述，注释在文件内(HDB3 source code in VHDL)

说明：  ds18b20的Verilog程序，经测试验证可以使用。注意此版本为DALLS DS18B20而不是DS1820,注意加5K上拉电阻。(ds18b20 the Verilog process can be used to verify by testing. Note that this version rather than DALLS DS18B20 for DS1820, the attention of Canadian 5K pull-up resistor.)

在Nexys4开发板上实现一个时钟的显示，利用了视觉暂留的功能实现数码管的输出，但因为时间问题，小时的位数只设计了一位，需要两位的话加一位即可。

说明：  mojo v3 complete eagle schematic

说明：  BT656 时序, 逐行, 分辨率1280*960@25Hz(BT656 time series, row by row, resolution 1280*960@25Hz)

交通灯的控制，分主干道和从路交通灯，主路优先，正常情况下，绿灯60s，红灯30S，黄灯5S(Traffic light control)

说明：  基于FPGA和弦！！！音乐芯片的设计与实现！！！(Design and implementation of FPGA chip based on the chord music)

用于学习和研究pcie硬件 有完整的仿真testbench及xilinx pcie softcore