无线发射模块的 SRRC 成型匹配滤波设计 Verilog 代码

fpga程序，产生1pps脉冲信号，使用的verilog语言。(FPGA program generates 1 PPS pulse signal, using Verilog language.)

本文主要介绍了Verilog HDL 语言的一些基本知识，目的是使初学者能够迅速掌握HDL          设计方法，初步了解并掌握Verilog HDL语言的基本要素，能够读懂简单的设计代码并能          够进行一些简单设计的Verilog HDL建模。  缩略语清单：对本文所用缩略语进行说明，要求提供每个缩略语的英文全名和中文解释。  参考资料清单：请在表格中罗列本文档所引用的有关参考文献名称、作者、标题、编号、发布日          期和出版单位等基本信息。

吠陀乘数花更少的时间来执行使用的 URDHVA TIRYAKBHYAM 算法从吠陀 》 的乘法晒版程序自动完成。这个源代码是 4 X 4 吠陀乘数使用拟议的 4 位加法器

•作为一个 PWM 或一个定时器工作。 • 16 位的主要计数器。 • PWM/计时器可以选择横臂接口时钟或外部时钟作为工作时钟之间。 • PWM 可以选择专用的责任周期输入或内部寄存器之间作为源的占空比. •责任比和周期可以在运行时改变。 •主持通过横臂奴隶界面。 •工作时钟可以降低时钟频率到最多 1/65535 或的原始频率。 •期间登记册也作为计时器目标寄存器模块时在定时器模式。

说明：  一个用 verilog 实现的对FPGA串口进行控制的，串口控制器源代码(A serial port of FPGA is controlled by verilog. The source code of serial port controller)

vhdl编写的FPGA与DSP接口程序，在FPGA内分配了两块双BUFFER与DSP进行通信(vhdl prepared FPGA and DSP interface program, the FPGA within the allocated 2 pairs of BUFFER to communicate with the DSP)

介绍 verilog 语言，用于实现包括乘法计算两个 32 位数字。在码，我输入我的 CWID 和 41411 来验证功能。您可以更改要计算不同的值的十六进制文件。体系结构 ︰ 携带-波纹 + 进位跳跃。

八位并行数据转换为串行数据依时钟信号串行输出(Eight bit parallel data to serial data)

it is a filter contract VHDL .(it is a filter contract VHDL.)

verilog实现DLX指令集5段流水线(5 stage DLX pipeline implemented in verilog)