cpu32 _加法器

i2c master ip for altera nios, add in qsys

使用Verilog完成DS1302的驱动，工程已经经过测试，可直接使用。(DS1302 using Verilog complete drive, the project has been tested and can be used directly.)

基于DSP28335的产生ADc采样的程序(Program for generating ADC sampling based on DSP28335)

本项目可以使用ip产生正弦或余弦信号核心.if你需要像fsk或psk一样的调制，你可以根据需要改变输入我需要这个如果需要，nco可以产生sin或cos信号。

floating point alignment

利用matlab提供的firhalfban函数设计阶数为16、通阻带容限为0.0001的半带滤波器。仿真测试滤波前后的信号时域图，回执滤波器的频率响应特性图(Provided firhalfban function using matlab design order of 16, through the 0.0001 stopband wool half-band filter. Simulation test filtered time domain signal before and after, receipt filter frequency response characteristic diagram)

基于FPGA的WTB车载网络HDLC发送verilog代码，带CRC16校验码，已经通讯测试验证数据发送正常。

说明：  实现FPGA多字节的稳定串口通信，改编自特权同学的FPGA代码(Realize the stable serial communication of multi-byte FPGA and adapt the FPGA code from Quan via Quartus by Verilog)

本文件时VHDL的各种编写规范，有助于开发者在平时养成好的编码习惯(This document, the various write VHDL specification, helps developers to develop good coding habits in peacetime)

说明：  sata3.0协议及FPGA各模块实现,有代码及文档说明。(Sata3.0 protocol and FPGA module implementation, with code and documentation.)