Verilog入门

调整iq幅度不平衡的模块，可以解决载漏和边带问题。(Iq amplitude imbalance adjustment module can be resolved carrier and sideband leakage problems.)

基于FPGA实现PID算法，增量式 PID算法输出作为PWM的输入，实现电机的调速控制，verilog代码实现，不过没有用乘法器 预留了反馈通道，对电机速度进行反馈控制

本RAR包括《Verilog-HDL实践与应用系统设计》一书中的全部例子，这些例子全部通过了验证。第七章以后的设计实例，不仅有Verilog-HDL的例子，也附了包括VB、VC++等源程序,甚至将DLL的生成方法也详尽地作了说明。(The RAR includes " Verilog-HDL Practice and Application of system design," a book full of examples, all passed validation. Chapter VII of the future design examples, not only examples of Verilog-HDL, but also attached, including VB, VC++ source code, etc., and even DLL generation methods explained in detail.)

XAPP585 serdes_1_to_7 and serdes_7_to_1 data

基于FPGA的WTB车载网络HDLC发送verilog代码，带CRC16校验码，已经通讯测试验证数据发送正常。

这是一个计算器的Verilog代码，可实现加减乘除等基础功能(calcultor for you to do some reserches.)

TD-LTE中（3.1.7）咬尾卷积码编码器verilog代码(Tail-biting convolutional code encoder verilog code)

OFDM系统新型RS编解码的verilogHDL设计，经测试误码率性能提高(OFDM system verilogHDL new RS codec design, improved bit error rate performance tested)

UART串口协议HDL实现，可设波特率、停止位和奇偶校验等。可以在此基础上添加FIFO，以及处理器读写控制等。

ad9850函数发生器 MSP430单片机驱动程序 扫频 DDS(AD9850 DDS)