dp_xiliux the CPLD Verilog design experiments, serial presentation. code test.

用vhdl做的计算机组成原理课程设计的资料，实现加法运算，进行求和，仿真实例等资料！-Vhdl to do with the computer information on the composition of curriculum design principles to achieve the addition operation, a sum, simulation examples, etc.!

FPGA UART 发送端程序 verilog语言编写 9600波特率 实用(UART transmit side program verilog language 9600 baud)

AES128 encription vhdl code

This tutorial presents some basic concepts that can be helpful in debugging of application programs written in the Nios II assembly language, which run on Altera’s DE2 boards.

　M4A564/32 CPLD VHDLＡ程序，调试可用,51扩展.-M4A564/32 CPLD VHDLA procedures, debugging is available, 51 to expand.

VHDL Vendingmachine source

说明：  win10的xilinx usb驱动，较新版本(Xilinx USB driver for win10, newer version)

由于衍射、散射、反射和稀疏等环境损伤的增加，其后果是信号视线的丧失和干扰。自适应信号处理可以克服这些缺陷。该代码是用甚高速硬件描述语言（VHDL）编写的，用以滤除高频，减少噪声和干扰。

本程序描述了七分频数字电路，程序经过仿真，可以使用。该程序的设计方法为常用的奇数分频设计方法，简单易懂，具体方法描述网上很多，此外设计其他类似的奇数分频电路时，可以直接改动程序中相应的参数即可。文件中工程已经建好，可以用quartus II直接打开

ARM7 VERILOG源码，非常精简，3级流水线(ARM7 VERILOG source code, very streamlined, 3-stage pipeline)