vhdl描述的显示代码 maxplus2开发环境

一个简单的探测110三位的探测器，用逻辑图和vhdl描述，包括实验报告和测试图。-a simple survey of 110 three detectors, and a logical map vhdl description, including reports and experimental test plan.

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四位十进制频率计的顶层控制模块，用于生成测频需要的复位及控制信号-four decimal frequency of top-level control modules, used to generate the required frequency measurement and control signals reset

System Generator环境中颜色空间转换建模(Color space conversion model in the System Generator)

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一百多个例子很好的verilog 学习资料，大家可以多多参考，适合初学者学习-More than 100 examples of good learning materials Verilog, you can a lot of reference, suitable for beginners to learn

应用背景在本文中，我们提出了一种新的FPGAAES的S盒的利用高性能的实现减少素数的残留。这个该设计在Xilinx Virtex-5实现xc5vlx50 FPGA器件。目的是使用一种新的基于查找表的条目集渣盒素数。减少残留素S盒数量增加了更多的混乱，AES的整个过程算法，使其更复杂，并提供进一步抵抗攻击。我们的实现达到了3.09 Gbps的吞吐量，共采用了1745片一个Virtex-5 FPGA。关键技术AES的应用减少了素数剩余的设计基于S盒是用VHDL语言实现一个Xilinx Virtex-5 xc5vlx50（包：ffg676，速度等级：3）使用FPGA设计工具ISE 9.2i。表4FPGA实现结果表明AES减少残留的素数的S盒。它介绍了Xilinx公司的FPGA器件选择的目标，加密吞吐量实现，定时报告和整体设备利用率。

VGA 640x480 driver in verilog

文章详细讲述了sdr_sdram控制器的使用和编程思想(sdr_sdram)

说明：  基于FPGA的游戏实例，开发板为Xilinx的basys3，VGA显示(Basys3, VGA Display of Xilinx Development Board Based on Game Example of FPGA)