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xilinx公司的FPGA实现数字视频信号处理器。语言是VHDL。

于 2022-10-21 发布 文件大小:10.16 kB
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xilinx公司的FPGA实现数字视频信号处理器。语言是VHDL。-Xilinx FPGA to achieve the company

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  • 黄金时段介绍STA
    PrimeTime Intro to STA -PrimeTime Intro to STA
    2022-12-10 13:05:05下载
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  • exercise3
    用verilog实现dsp与Fpga接口的同步设计,其功能包括读写操作及四个功能模块,采用两个fifo实现不同时钟域的地址与数据的转换,在quartus ii11.0环境下运行,运行此程序之前需运行将调用fifo。(Dsp using verilog achieve synchronization with Fpga interface design, its features include read and write operations and four functional modules, using two different clock domains to achieve fifo address and data conversion in quartus ii11.0 environment to run, run this program required before running calls fifo.)
    2013-08-30 11:12:09下载
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  • DE2_Basic_Computer
    DE2 altera board vhdl design
    2016-04-09 00:35:05下载
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  • 基于fpga和xinlinx ise 的7段码led显示程序,希望对你有所帮助
    基于fpga和xinlinx ise 的7段码led显示程序,希望对你有所帮助-and ideally xinlinx 7 of the code led display program, and I hope to help you
    2022-02-03 23:57:12下载
    积分:1
  • Spartan 3E
    这种设计允许您实验用脉冲宽度调制 (PWM) 由 PicoBlaze 处理器执行。作为提供,设计将允许您向控制 12 PWM 通道 ; 8 个通道控制板上的 8 个 Led 的强度和剩余的 4 通道上设有连接器 "J4" 你在哪 可以观察你应该对示波器的访问。你可能也喜欢尝试简单电阻电容 (RC) 平滑电路连接到接头引脚可创建附加数字信号到模拟 (D/A) 转换器或尝试控制马达通过驱动晶体管。 脉宽调制实现了 1 千赫和 8 位分辨率 (256 个步骤) 的脉冲重复频率 (PRF)。为每个 LED 或 "J4" 输出占空比可以独立使用简单的命令输入一个简单的终端程序在您的 PC 上设置 (超级终端是理想的)。
    2023-08-09 11:30:04下载
    积分:1
  • 4ASKmod2
    讲述4ASK的原理并附有matlab调制解调的源码。。。。。。。。。。 注:原来上传的4ASKmod.zip不要下(The principle tells 4ASK together with modulation and demodulation matlab source. . . . . . . . . . Note: The original upload 4ASKmod.zip not down)
    2013-07-10 00:01:10下载
    积分:1
  • ODBC
    ODBC编程实例,使用ODBC对基于开关量数据采集卡的通信接口设计与实现。(ODBC programming examples, using ODBC for data acquisition card based digital communications interface design and implementation.)
    2013-07-14 13:16:35下载
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  • 用VHDL编写简单的直流电机控制方法.供大家参考.
    用VHDL编写简单的直流电机控制方法.供大家参考.-use VHDL to prepare a simple DC motor control methods. For your reference.
    2022-07-09 16:31:01下载
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  • ComChange-12061629
    说明:  并行读写14路串口数据,数据被写入FIFO,在收到读写信号后,SPI发送数据出去(Parallel read and write 14 serial port data, SPI send data)
    2019-03-13 01:38:44下载
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  • Based on VHDL+ FPGA design of the DDS signal gennerator has been through debug mode
    一个用VHDL设计的DDS信号发生器,包括两个pics的仿真结果。
    2022-09-21 09:15:03下载
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