-
immediate_divide_module
用组合逻辑实现循环除法器。稳定、安全、可靠。(Combinational logic loop divider. Stable, secure, and reliable.)
- 2012-08-30 09:08:04下载
- 积分:1
-
costas
载波同步,costas环,基于Verilog的载波同步环(Carrier synchronization, costas ring, based on Verilog carrier synchronization ring
)
- 2021-03-05 13:09:31下载
- 积分:1
-
logique
ainsi permettre la simplification du calcul ultérieur des courants et tensions dans une partie de celui-ci.
La méthode de Norton abouti invariablement au circuit suivant soit une
source de courant, une résistance parallèle (correspond à la Ri de la
source) et une résistance de charge. La résistance de charge est une des
- 2014-11-14 09:07:44下载
- 积分:1
-
xilinx_edk_9.2_crack
xilinx edk 9.2 破解器/注册机(xilinx edk 9.2 crack)
- 2021-03-29 15:09:10下载
- 积分:1
-
FRUDH
用VHDL实现频率计,可测量输入脉冲的频率,并进行简单校正(Realize the frequency of use of VHDL in terms of measurable input pulse frequency, and a simple correction)
- 2008-07-07 20:13:30下载
- 积分:1
-
FPGAtraining
远立科技FPGA培训文档,关于GFP项目的一些细节,很好的!(Yuan established FPGA technology training documentation)
- 2011-01-11 13:52:10下载
- 积分:1
-
适用于FPGA的SOPC方面的元器件添加,如COMPNENT
适用于FPGA的SOPC方面的元器件添加,如COMPNENT-Applicable to FPGA-SOPC area to add components, such as COMPNENT
- 2022-09-20 17:30:03下载
- 积分:1
-
the program have designed a PCM signal timing modules, including the CLK input,...
该程序设计了一个产生PCM码流时序信号的模块,他包括输入端CLK,SET及输出端Q1,Q2,Q3-the program have designed a PCM signal timing modules, including the CLK input, and output SET Q1, Q2 and Q3
- 2022-02-15 04:03:30下载
- 积分:1
-
random
Verilog使用$random()函數簡單範例(Verilog using the $ random () function of a simple example)
- 2009-06-18 11:54:19下载
- 积分:1
-
7_ImageEnhance
基于System Generator的图像处理工程,多媒体处理FPGA实现的源码,图像增强处理,平滑,锐化,滤波(System Generator based image processing engineering, multimedia processing FPGA implementation source code, image enhancement, smoothing, sharpening, filtering)
- 2020-10-20 21:07:24下载
- 积分:1