cic_dec_8_three CIC 文件的ＶＨＤＬ

通过数码管和单片机的组合 制作成的数码管时钟程序(Through the combination of digital control and made ​ ​ into a single-chip digital clock program)

基于fpga的液晶驱动开发过程相关资料，用于借鉴和学习-Fpga-based LCD driver development process relevant information, for reference and learning

说明：  perl学习资料，包含一些常用的一些文档，可直接做来用于实践(perl training)

verilog编写的16阶升余弦滤波器 采用直接型结构实现 对方波进行滤波 输出波形 含testbench文件(order raised cosine filter verilog written 16 direct-type structure to achieve the other wave filtering the output waveform containing testbench file)

数字锁相环 dpll的 编译通过,使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法(Digital phase-locked loop dpll compiler through the use of verilog HDL language on the phase-locked loop FPGA-based digital system design, as well as its performance analysis and computer simulation of specific methods)

program send sms by sim900 module

DDS 产生正弦信号，OOK，AM三种波形。 使用xilinx FPGA VHDL(DDS. Resulting in sinusoidal signal, OOK, AM three waveforms. Using xilinx FPGA VHDL.)

matlab代码，利用Farrow结构设计分数延时滤波器，滤波器阶数和个数可分别进行设置，利用最大最小准则近似。(Matlab code, using Farrow structure design fractional delay filter, filter order and number can be set separately, using the maximum and minimum criterion approximation.)

介绍了设计和功能实现的 16 点 FFT 流水线。 架构基于利用该算法的变化规律，设计了蝴蝶操作和乘法器模块。 基数 4 算法。该体系结构采用四种蝴蝶，和管道阶段优化的处理速度和地区之间取得平衡。

VHDL数字频率计（1）频率测量范围： 10 ～ 9999Hz 。 （2）输入电压幅度 >300mV 。 （3）输入信号波形：任意周期信号。 （4）显示位数： 4 位。 （5）电源： 220V 、 50Hz -vhdl