数字秒表设计

verilog语言编写的jtag（边界扫描模块），初学的时候可以看看(verilog language jtag (boundary scan module), a novice when you can look)

4x4键盘模块。这个文件包括普通的键盘设计方案说明和相关的原程序。-4x4 keyboard module. The documents include ordinary keyboard design program descriptions and procedures related to the original.

该文件是booth乘法器的verilog源代码，经过最终的仿真，可以直接运行(This file is booth multiplier verilog code, after the final simulation, can be directly run)

uart 发送模块接收模块及tb，其中可以选择不同波特率进行收发，代码带有详细注释。(UART sending module and receiving module)

布斯算法用于在计算机体系结构的两个二进制现在的乘法。随着处理器为转移的运行情况良好，不能轻易做乘法这就是为什么正在使用它。

10进制计数器，VHDL描述的，实验必备-10 hexadecimal counters, VHDL description of the experiment must

reversible Data Hiding in Encrypted Images by Reserving Room Before Encryption

利用FPGA开发板的PCIE接口实现数据的传输和发送。(Using the PCIE interface of FPGA development board to realize data transmission and transmission.)

二进制LDPC解码器：

Xilinx ISE 9.2 and ChinpScope Pro 9.2 Sn