FGPA，Verilog，Xilinx,Siga-S16

fifi asyncronous and syncronus

FPGA实现基于cordic算法的指数函数的程序(FPGA implementation of an exponential function program based on the cordic algorithm)

说明：  实现FPGA多字节的稳定串口通信，改编自特权同学的FPGA代码(Realize the stable serial communication of multi-byte FPGA and adapt the FPGA code from Quan via Quartus by Verilog)

经过FPGA调试，可以运行。但是不同版本的Quarters软件，在仿真编译上会有问题，可以引用源码，自己再修改设计。此方案只是简单的设计方案，可以在此基础上增加更详细的功能，仅供初学者参考设计。

VHDL 语言实现 38译码器 文件中包括 程序 源代码 还有 testbench 测试程序(38 decoder VHDL language implementation, including program source code file, there are testbench test procedures)

此源代码是一个CPU 16位核心LC3-b的全部设计。它由一个小模块和一个将小模块连接成一个完整块的顶部模块组成。还有一个testbench文件来检查设计是否正确运行

fpga hardware hevc implementation

AD采集模块,设计模块采集AD5270的输出数据(AD Collection module Design module to collect the output data of AD5270 )

说明：  “基于 ROM 的 LCD图片显示实验 ”中利用 FPGA 片上存储资源存储图片，并通过 LCD接口将图片显示到 LCD屏幕上。但是由于 FPGA 片上存储资源有限，只能存储分辨率较小的图片(In the experiment of LCD image display based on ROM, FPGA on-chip storage resources are used to store pictures, and the pictures are displayed on LCD screen through LCD interface. However, due to the limited on-chip memory resources of FPGA, it can only store images with smaller resolution)

在FPGA内部实现数据大小排序是一件非常困难的事情，本例中以流水线方式实现16个数据的排序！