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cpu32 _加法器

于 2022-07-07 发布 文件大小:9.83 MB
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代码说明:

介绍 verilog 语言,用于实现包括乘法计算两个 32 位数字。在码,我输入我的 CWID 和 41411 来验证功能。您可以更改要计算不同的值的十六进制文件。体系结构 ︰ 携带-波纹 + 进位跳跃。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • APB_timer
    说明:  设计一个挂载在 APB 总线上的计数器,按照 APB 的时序给计数器赋值,主 机通过地址对计数器进行配置,通过数据输入端口给计数器设置计数器最大值, 并通过数据输出端口输出计数器的计数值。该设计还设置了一个计数完成信号, 当计数器满足模式配置后的计数要求时,会将该信号拉高(A counter mounted on the APB bus is designed. The counter is assigned according to the sequence of APB The computer configures the counter through the address and sets the maximum value of the counter through the data input port, And output the count value of the counter through the data output port. The design also sets a count completion signal, When the counter meets the counting requirements after the mode configuration, the signal will be pulled high)
    2021-05-14 17:30:02下载
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    把指定的噪声叠加到信号上去.有标准噪声库NOISEX-92,其中带有白噪声、办公室噪声、工厂噪声、汽车噪声、坦克噪声等等,在信号处理中往往需要把库中的噪声叠加到信号中去,而噪声的采样频率与纯信号的采样频率往往不一致,需要采样频率的校准。 (The specified noise superimposed to the signal up. Standard noise library NOISEX-92, with white noise, office noise, factory noise, car noise, tank noise in the signal processing often requires noise to be superimposed in the library The signal to noise of the sampling frequency and pure signal sampling frequency is often inconsistent sampling frequency of calibration.)
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    2013-06-28 18:48:06下载
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  • all clock
    说明:  数字钟通过verilog实现,并且支持Modelsim仿真(The digital clock is implemented by Verilog and supports Modelsim simulation)
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  • Labview-Data-acquisition-card-
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  • RS232_VHDL
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    2016-01-11 12:46:04下载
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