基于DE2的直接数字频率合成(DDS)设计

说明：  是基于apb总线下的timer外设的rtl代码，主要包括apb_timer的master逻辑verilog，以及相应的开发文档，包括寄存器的描述，功能特性等。(RTL code is based on timer peripheral under APB bus, which mainly includes master logic Verilog of apb_timer and corresponding development documents, including the description of registers, functional characteristics and so on.)

很简单的一个分频器设计，不过不光是分频器，里面还加入了一些其他功能，e.g.七段译码管，138译码器等元素

说明：  FPGA控制外边led，并实现跑马灯等多种效果，用户可以自行控制(FPGA control outside led)

利用Verilog实现了二维卷积的操作，输入特征图尺寸为7x7，卷积核尺寸为5x5，分别使用了折叠、脉动阵列行固定、脉动阵列权重保持三种硬件实现设计方法来完成二维卷积的设计。

我们在vcs synopsys tools中设计了d触发器，代码是以行为模式编写的；

DS18B20温度传感器，用verilog语言实现(DS18B20 temperature sensor, with the verilog language)

基于fpga的spi  master  testbench，             适合初学者

LS165移位寄存器的verilog语言编写(The writing of the Verilog language of LS165 shift register)

de2开发板上的一个小程序 模60的计数器/分频器(de2 board developed a small program module 60 of the counter/divider)

 ；随着CMOS技术达到其物理极限，新技术