基于优先级的调度

fpga verilog实现 S29GL256S 系列 并行 nor flash 的读写擦除操作功能。 verilog源代码。(Verilog S29GL256S to achieve FPGA series parallel flash nor read and write erase operation function. Verilog source code)

这是 ；一种缓存设计的Verilog代码，使用先进先出算法。大约2000行代码，该程序包含缓存替换算法的实现。图像规则的选择，以及所有的模拟。这个设计有很多模块。这是包含所有的额外的模块，电路和所需的执行。

说明：  基于ALINX AX7020硬件平台的USB-OTG通信程序。操作系统采用uCOS III v1.41，基本实现了双向USB2.0 块传输（Bulk Transfer）通信，zynq的PS端接收USB数据并回传至主机。经测试，主机端Window10系统采用libUSBK编程时，采用64字节的块时，传输速率可达210Mbps。zynq开发工具为Vivado2015.4，程序包中包含了全部的硬件和软件工程文档。(A USB-OTG communication project where an AX7020 platform is employed as USB device. The embeded operating system is uCOS III of version 1.41, and the FPGA toolchain is Vivado 2015.4. This project implements a full speed bidirectional USB2.0 bulk transfer. A test on Windows 10 host with libUSBK shows that the transfer speed is up to 201Mbps.)

使用 Virtex-4 FPGA 器件实现DDR SDRAM控制器 本应用指南描述了在 Virtex™-4 XC4VLX25 FF668 -10C 器件中实现的 DDR SDRAM 控制器。 该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延 迟。 DDR SDRAM 器件是低成本、高密度的存储资源，在很多存储器供应商处均可获得。本参考设 计使用 SDRAM 器件和 DIMM 开发而成  

基于FPGA的多功能波形发生器,很好的,使用Verilong程序。(FPGA-based multi-function waveform generator, a good use of Verilong program.)

uartuartuartuartuartuartuart 基于安排不

8051Core的源代码，Verilog编写，包括ALU、存储器、SP、dptr等诸多模块，十分完整，已在Quartus上编译通过，确认无误。

Test for VHDL just a student version

说明：  使用verilog语言实现H.265压缩算法，能够实现实时视频数据的压缩传输(Using Verilog language to realize h.265 compression algorithm can realize the compression and transmission of real-time video data)

说明：  verilog语言编写的dac5687的接口程序，串行模式控制。(written dac5687 verilog interface program, serial mode control.)