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hilbert_transformer.tar
hilbert 变换的vhdl源代码,来源于网上,本人也做过简单的8抽头的,但这个的算法还没搞懂,希望懂行的下载了研究一下,给个中文的简单的说明!(hilbert transform VHDL source code from the Internet, I have been a simple 8-tap, but even before they get to know this algorithm, I hope knowledgeable downloaded to look for a simple description of the Chinese!)
- 2020-10-19 21:37:25下载
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6. For the key to enter a password lock, assuming that reset after the seven lam...
6对于进入密码锁的按键,假设复位后七个灯显示" 0",使用sw1、sw2 2,然后只要按下并松开sw2,七个灯上就显示" 2",而只要按下并松开sw1,七个灯上就正确显示值" 1
- 2022-03-11 23:10:49下载
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dct1d核心的FPGA实现
应用背景为了实现良好的压缩性能,相关性颜色分量RGB颜色空间转换到去相关的色彩空间首先减少。在基线JPEG,一个RGB图像转化成亮度chrominancc如YCbCr颜色空间。将图像的亮度色度空间的优势的亮度和色度分量非常不相关彼此之间。此外,色度通道包含大量冗余信息可以很容易地被采样不牺牲任何视觉质量对于重建图像。从RGB到YCbCr的转换,是基于以下的数学表达:关键技术应用DCT变换,将图像划分成8´8像素块。如果原始图像的宽度或高度是不能被8整除,编码器必须整除。8´8块进行处理,从左到右,从上到下。和公司;及;及;及;及;及;及;及;及;DCT变换的像素值的空间频率。这些空间频率是非常相关的细节目前在一个图像的水平。高空间频率对应于高层次的细节,而较低频率对应于较低的细节层次。数学定义DCT是:
- 2022-07-03 22:27:28下载
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PCIe_Lab(ALTERA-V5PCIe)
这一设计实例深入浅出,介绍怎样产生一个Qsys子系统。 您将产生一个含有以下组成的Qsys系统:在Cyclone IV GX收发器入门套件上,设计带嵌入式收发器的Gen1×1硬核IP的 PCI Express IP编译器。
(Qsys system: the Cyclone IV GX Transceiver Starter Kit, designed with embedded transceivers Gen1 × 1 hard IP PCI Express IP compiler.)
- 2020-12-02 18:39:25下载
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VHDL频率计
采用VHDL编写的频率计,模块划分清晰易懂,基本原理为检测一个闸门脉冲周期内的信号次数,采用四段数码管显示
- 2022-09-17 10:05:04下载
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高级verilog编程实现讲义,全英文讲义
高级verilog编程实现讲义,全英文讲义 -Senior verilog programming lecture notes, handouts in English
- 2022-02-03 08:15:26下载
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DDS_signal_genarator
这是一个利用verilog语言编写的信号发生器的例子,值得参考(this is a code about signal generator by VIERILOG LANGUAGE!)
- 2013-12-23 10:12:52下载
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由avalen总线转接i2c总线的vhdl程序 可应用于nios嵌入式系统
由avalen总线转接i2c总线的vhdl程序 可应用于nios嵌入式系统-By avalen bus adapter i2c bus VHDL program can be applied to Nios Embedded Systems
- 2022-02-28 11:19:17下载
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counter
设计一个十进制计数器模块,输入端口包括 reset、up_enable 和 clk,输出端口为 count
和 bcd,当 reset 有效时(低电平),bcd 和 count 输出清零,当 up_enable 有效时(高电
平),计数模块开始计数(clk 脉冲数),bcd 为计数输出,当计数为 9 时,count 输出一
个脉冲(一个 clk周期的高电平,时间上与“bcd=9”时对齐)(Design of a decimal counter module, input port, including the reset up_enable clk, output port for the count and bcd, when reset is active (low), the bcd and count output cleared up_enable active (high), count module starts counting the (the CLK pulse number), the BCD count output when the count 9, the count output of the high level, the time of a pulse (a clk cycle with " bcd = 9" when aligned))
- 2013-04-13 19:53:29下载
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shuzijishiqi
基于VHDL的数字计时器,手动可控正计时和倒计时(含复位键和使能键)(VHDL-based digital timer and countdown timer being controlled manually (with the reset button and enable key))
- 2016-12-05 19:57:07下载
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