多周期CPU设计完整代码，可以直接跑

完成APB slave 的单次寄存器读写控制，相同时终域完成，简单操作

实现拟想要的音乐，基于at89s51单片机的电子琴设计！(To achieve the desired music to be based at89s51 keyboard microcontroller design!)

维特比译码器使用维特比译码算法采用卷积码进行编码的比特流解码。还有其他算法译码卷积编码的流 （例如，Fano 算法）。维特比译码算法是最耗费资源的但它的最大似然解码。这最常用的约束长度 k 的卷积码译码 < = 10，但值 k = 15 都在实践中使用。由安德鲁 J 制定并发表论文汇刊信息理论、 IT-13 卷，第 260-269 页"错误边界为卷积码和渐近最优解码算法"，在 1967 年 4 月，维特比译码。

用verilog实现dsp与Fpga接口的同步设计，其功能包括读写操作及四个功能模块，采用两个fifo实现不同时钟域的地址与数据的转换，在quartus ii11.0环境下运行，运行此程序之前需运行将调用fifo。(Dsp using verilog achieve synchronization with Fpga interface design, its features include read and write operations and four functional modules, using two different clock domains to achieve fifo address and data conversion in quartus ii11.0 environment to run, run this program required before running calls fifo.)

一个自定义的内存，存储了一个链表，通过数据通路访问内存，读取数据，计算链表累加和，数据通路的控制器由一个有限状态机组成，实现了多状态下控制信号的产生，计算的结果回写到内存制定单元。整个过程介绍了有限状态机的设计以及数据通路控制的基本原理

无需使用任何乘法器乘法运算。乘法是通过使用移位操作，并找出一些乘法创新的想法，无需使用乘数。

说明：  简单的一个Verilog小程序，适合刚接触的人群(A simple Verilog small program, suitable for people just contact)

基于 Xilinx FPGA，verilog 源代码，DDR3 SDRAM 控制。此程序分布在希望它有用，但没有任何担保; 你可以下载代码，并使用它自由。希望它能帮助你。谢谢你在检查。

说明：  基于数码管独立显示和三色灯的交通指示系统设计(Design of Traffic Indicator System Based on Digital Tube Independent Display and Tri-color Lamp)

说明：  sd卡读写，仿真模型，testbanch测试文件(sdcard read write and sdcard model)