uart串行口,用Verilog编写的.供大家参考

一个采用IIC协议，从ROM里面读数据的接口程序，采用verilog语言，状态机实现。(One with IIC protocol, which read data from ROM interface program, using verilog language, the state machine implementation.)

高精度直流信号源，DAC1220，20位分辨率，双极性输出(High-precision DC source, DAC1220,20 bit resolution, bipolar output)

说明：  本光盘是《数字信号处理FPGA实现》一书的配书光盘，内容包括了书中第二章给出的所有示例以及该书的12个实验完整的工程文件。 本光盘根目录下有3个文件夹，分别为dsp48_application,dsp48e_application和DSP_Example。(This CD-ROM is the CD-ROM of the book "FPGA implementation of digital signal processing". It includes all the examples given in Chapter 2 and the complete engineering documents of 12 experiments in the book. There are three folders in the root directory of this CD-ROM, which are dsp48_ application,dsp48e_ Application and DSP_ Example.)

这是在 vhdl 的简单循环的拳头在后进先出队列。缓冲区的大小和数据大小可以通过 N 和 W 的参数配置。队列最前面的是可用输出数据。两个信号控制写入和读取数据。如果缓冲区是空的还是满的两个输出信号信息。

路由器是Noc的重要组成部分。本文实现了一个简单的Noc路由器。该路由器的主要单元包括FIFO缓冲区、路由单元、控制单元、交叉开关和仲裁单元。在这种情况下，使用XY路由算法。这里没有使用流量控制机制。仲裁器的输出决定了纵横开关的选择线。这里5到1个mux构成一个纵横制交换机。有5个仲裁单位。存在5个路由逻辑单元。每个端口都有自己的路由单元。路由单元的输出包括本地、北、南、东和西。ie输出是一个5位向量。此输出的第0位表示本地端口，第1位表示北，第2位表示南等。对于本地仲裁器输入，是所有t的第0位

基于SDRAM的PCI采集,上位机为VC编写，桥芯片为PLX9054，项目已经做完，上传5个例程，已经验证通过(SDRAM, PCI-based acquisition, PC for VC preparation, bridge chip for PLX9054, the project has been done, upload 5 routines, has been verified by)

基于FPGA的电机控制 FPGA-basedMotorControl-FPGA-based motor control FPGA-basedMotorControl

2011年 电赛 E题 简易数字信号传输性能分析仪FPGA信号发生部分 包括m序列，伪随机序列，曼彻斯特编码 程序 和单片机部分程序(2011 CEC E title simple digital signal transmission performance analyzer FPGA signal part of the program and single-chip part of the program)

-- Moore State Machine with explicit state encoding -- dowload from: www.fpga.com.cn & www.pld.com.cn--- Moore State Machine with explicit state encoding-- dowload from : www.fpga.com.cn

pc104接口的verilog代码，仅供参考-pc104 verilog interface code for reference purposes only