蓝牙接收器，如果你下载这个我会爱你

ISE 9.2 serials working

Matlab to hdl code for Least_square testbench

说明：  verilog编码器、计数器、加法器的程序(Verilog encoder, counter, adder procedures)

Testbench 不仅要产生激励也就是输入，还要验证响应也就是输出。当然也可以只产生 激励，然后通过波形窗口通过人工的方法去验证波形，这种方法只能适用于小规模的设计(The Testbench not only to generate incentives to input, verify that the response is output. Of course, can only produce Incentive, and then the waveform by the waveform window by artificial means to verify, this method is only applicable to small-scale design)

这个核接收红色，绿色和蓝色的像素值作为输入，就像从一个tiff图片文件一样，产生构建一个JPEG图片所需的JPGE比特流。这个核是用通用的、一般的Verilog代码编写，可以运行到任何FPGA上。这个核不依靠于任何的专用IP核，所有用来实现JPEG编码器的功能都是用Verilog编写的，整个代码都是独立的。这个核在不同的量化和霍夫曼表下，在很多图片上仿真过。效果很好！

其中包括AD9226的原理图和应用程序，可以参考完成其他编程(Including AD9226 schematics and applications, you can refer to complete other programming)

基于COMTEX-M3的IEEE1588,irigB对时的源程序，包括GPS对时程序，并将对时的结果写入FPGA中(Based COMTEX-M3 of IEEE1588, irigB on time source, including GPS for the program, and writes the results when the FPGA)

LVDS的应用的Verilog HDL例子程序(LVDS example of the application procedures for the Verilog HDL)

verilog code for 8 bit alu

crc校验，非常好用，是从Xilinx的IP演化来的(crc脨 拢 脩茅 拢 卢 脟 鲁 拢 潞 脙脫脙 拢 卢 脢脟)