蓝牙接收器，如果你下载这个我会爱你

vendingmachine vhdl code

HDB3_verilog编码程序,附有文字解说,格式整齐,便于观看(HDB3_verilog coding procedures)

a manual for design implementation of fpga and ASIC using verilog

我们目前与另类的内部逻辑结构和通晶体管逻辑样式，导致有降低的功耗-延时产品 （PDP） 设计的两个高速和低功耗全加器细胞。我们开展了反对其他全加法器报告为具有低的 PDP，速度、 功耗和面积的比较。全加法器 0.18 m，与 CMOS 工艺设计和测试使用综合试验台，允许电流取自全加器的投入，除了从电源提供的电流测量。布线后仿真结果表明拟议的全加法器优于参展只有 40%的相对面积的 80%，平均 PDP 优势及其同行。 拟议的系统： 在拟议的方法中，不产生信号内部控制输出多路复用器的选择。的输入的信号，表现出充分的电压摆幅和没有额外的延迟，相反，用来驱动多路复用器，减少整体的传播延迟。为输入的容性负载已减少，因为它仅连接到一些晶体管盖茨和一些排水渠或源的终端。

this is "AND" gate implementation in VHDL

设计一个具有同步置1，异步清零的D触发器。 设计一个类似74LS160的计数器(Design an D trigger with synchronous reset 1 and asynchronous reset. Design a counter like 74LS160.)

实现SVPWM的算法实现和仿真，基于FPGA平台用VHDL语言编写(Realization and Simulation of algorithm for realizing SVPWM)

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仲裁者 AHB 泛型代码。与任何 AHB 设计的工作。 它将支持两个拆分和重试交易以及。 它将支持达 9 大师，它可以通过改变参数值在测试工作台中的改变了。 它叉骨界面 also.one 可以连接此代码到任何协议通过改变议定书 》 的要求。

32位乘以32位乘法器，由datapath 和控制中心组成，输出64位结果(32bits by 32 bits multiplier )