DE1 SOC D5M两相机

资源描述 本设计中可以实现测量周期，测量方波的占空比，被测范围1Hz-100MHz。相对误差小于0.001%. 可以测方波、正弦波等波型。同时还有上下左右按键控制显示

本程序为四路抢答器verlog HDL语言工程实例。(This program is four Responder verlog HDL language engineering examples.)

高精度小数除法器设计与实现。 在FPGA开发板上实现小数除法器，输入输出信号N_in [15:0], D_in[15:0]，N_in[15:0]小于D_in，即被除数小于除数，输出商Q_out[15:0]中Q[15]一定为0，Q[14:0]为商的小数部分。输入和计算结果通过VGA显示。(Precision fractional divider design and implementation. In the FPGA development board fractional divider, input and output signals N_in [15: 0], D_in [15: 0], N_in [15: 0] less than D_in, ie the dividend is less than the divisor, quotient output Q_out [15: 0] in Q [15] necessarily 0, Q [14: 0] for the business of the fractional part. Input and calculation results display by VGA.)

给予QPSK调制的OFDM例程，简单明了的表述了OFDM的通信原理(Given OFDM QPSK modulation routine, simple expressions of OFDM communication theory)

描述了IC-hus公司推出的BISS-C协议内容，包括单向biss-c协议以及标准biss-c协议(Describes the BISS-C protocol introduced by IC-hus, including the one-way biss-c protocol and the standard biss-c protocol)

实现千兆以太网数据发送，通过GMII接口向PHY写数据，控制PHY发送数据。(Implementation of Gigabit Ethernet data transmission, write data to the PHY through the GMII interface, control PHY data.)

basic verilog code on siso, piso, sipo

verilog编写的基于CA算法的m序列发生器，其中验证了多种CA系数来实现m序列。(CA-based algorithm written in verilog m-sequence generator, which verify the CA factor to achieve a variety of m-sequence.)

对于重点：蛇身控制算法，我开始的想法是将每个格子的坐标输入到存储器中，但由于过于繁琐和笨拙，我改为：保留头部的完整数据（位置、方向），其他部分只保留方向数据，并在VGA模块里面直接对蛇身进行控制，但是这个方案有一个弊端：它按照蛇身顺序刷新图像，每一帧图像只能刷新一个格子，时序存在问题并且刷新频率过慢，放弃了这个方案。 最终，将蛇身模块单独提出，各个模块协同工作，有效解决了时序问题和刷新问题。蛇身控制上，只控制蛇头，其他部位随头联动，完成了最终设计。

实现AHB转SRAM接口实现，支持猝发，零等待延迟(Implementation of AHB to SRAM Interface)