ofdm_system_implementation_by_verilog

VERILOG比较器设计，属于数字电子技术实验入门的资料。

有三个基于FPGA驱动高速AD/DA的程序、硬件电路图、使用向导手册、连接方法，支持ADDA_AX301，ADDA_AX415，ADDA_DB2C8，可以下载到 FPGA 黑金开发板、FPGA 黑金开发板学生版结合相关模块进行使用，

spartan6学习资料，官方资料，用户手册，包括5个主要文件(Spartan 6 Learning Materials, Official Materials)

基于用户自定义模块的实时时钟的设计；Qsys硬件设计；(Custom real-time clock module-based design Qsys hardware design )

1.JESD204B协议 2.Xilinx的JESD204B phy 核手册 3.Xilinx的JESD204B rx_tx 核手册7.1 4.Xilinx的JESD204B rx_tx 核手册7.2 5.verilog实现串口发送(1.JESD204B protocol 2.Xilinx JESD204B PHY core manual 3.Xilinx JESD204B rx_tx core manual 7.1 4.Xilinx JESD204B rx_tx core manual 7.2 5.verilog to achieve serial transmission)

FPGA扫描LED显示灯，动态扫描,进行流水显示(FPGA Scan LED indicator lights, dynamic scanning, make the water show)

说明：  CFI控制器顶层模块，32位wishbone总线经典接口，用于简化对CFI flash(如块)的访问解锁、删除和编程。(Top level of CFI controller with 32-bit Wishbone classic interface)

程序是自己编写的，程序的主要功能是实现VGA显示。显示画面为“生日快乐”，并且显示有蛋糕图形。生日快乐四个字可在屏幕上进行流动显示。

根据单周期数据通路的设计流程及各种控制信号设计了这个单周期 CPU在处理指令时，一般需要经过以下几个步骤：    (1) 取指令(IF)：根据程序计数器PC中的指令地址，从存储器中取出一条指令，同时，PC根据指令字长度自动递增产生下一条指令所需要的指令地址，但遇到“地址转移”指令时，则控制器把“转移地址”送入PC，当然得到的“地址”需要做些变换才送入PC。    (2) 指令译码(ID)：对取指令操作中得到的指令进行分析并译码，确定这条指令需要完成的操作，从而产生相应的操作控制信号，用于驱动执行状态中的各种操作。    (3) 指令执行(EXE)：根据指令译码得到的操作控制信号，具体地执行指令动作，然后转移到结果写回状态。    (4) 存储器访问(MEM)：所有需要访问存储器的操作都将在这个步骤中执行，该步骤给出存储器的数据地址，把数据写入到存储器中数据地址所指定的存储单元或者从存储器中得到数据地址单元中的数据。    (5) 结果写回(WB)：指令执行的结果或者访问存储器中得到的数据写回相应的目的寄存器中。    单周期CPU，是在一个时钟周期内完成这五个阶段的处理。

描述了IC-hus公司推出的BISS-C协议内容，包括单向biss-c协议以及标准biss-c协议(Describes the BISS-C protocol introduced by IC-hus, including the one-way biss-c protocol and the standard biss-c protocol)