基于FPGA驱动高速AD/DA

说明：  jesd204b接收部分程序和带仿真历程(Jesd204b receiving part program and simulation process)

VIVADO SOC 使用文档 基于zynq 7020(vivado soc example text of zynq)

DDS波形生成器verilog语言书写（FPGA型号cy4以上）(DDS generate verilog)

dds ad9910配置的verilog hdl程序，模块化设计，输入待配置的数据，字长，启动信号，即可自动产生时序，完成一次配置，模块还有done握手信号，方便用户调用时，反复多次配置。(dds ad9910 configuration verilog hdl program, modular design, the input data to be configured, word length, the start signal, the timing can be automatically generated, complete a configuration, the module has done handshake, user-friendly call, repeatedly configuration .)

RS编码器在fpga上的实现，用的modelsim开发环境(RS encoder in the realization of the fpga, development environment used in modelsim)

verilog语言实现的cordic算法，计算sin cos三角函数

Float Point Add, Multiply, and Divide arithmetic. You can change and modify the add block and reuse it in FPGA or ASIC chip. The running clock is dependent of the technology you used in the ASIC. 

说明：  使用FPGA实现中值滤波算法，能够使数据直接使用该系统对数据进行中值滤波。(FPGA is used to realize the median filtering algorithm, which can make the data directly use the system for median filtering.)

这是Verilog的加法器的代码。并且还包括：脉动进位加法器。我希望这将是对你有帮助。

正交相移键控（Quadrature Phase Shift Keying，QPSK）是一种数字调制方式。它分为绝对相移和相对相移两种。由于绝对相移方式存在相位模糊问题，所以在实际中主要采用相对移相方式DQPSK。目前已经广泛应用于无线通信中，成为现代通信中一种十分重要的调制解调方式。