VHDL版的C51核(MC8051)

the 8 bit alu by verilog

基于altera公司MAX10型FPGA的ADC调试程序(ADC-based debugger altera company MAX 10 type of FPGA)

说明：  4位加法器，4位数字相加及进位功能的实现，主要利用Verilog语言实现，简单轻松，且代码量少(a adder which can realize 4 bit numbers adding)

用FPGA实现DDS的原理图，结构清晰，采用总线方式与外部单片机通信-FPGA realization of DDS with the schematic diagram, structural clarity, the use of bus-way communication with the outside Singlechip

用VerilogHDL写的spi 核的例子(A simple example of SPI core using Verilog HDL)

UML2 apprendre a modeliser a l aide de UML

–ABCDE五路输入表示五人的选择，同意为1，不同意为0，以开关形式实现 –有半数以上同意绿灯亮，否则红灯亮。即分别对应输出Y、R为1或0 –参考仿真结果图：10ns|20ns|30ns|40ns|50ns

基于LabVIEW FPGA的频谱估计与分析(the power spectrum estimation and analysis based on LabVIEW FPGA)

SDR SDRAM 控制器的源代码 altera公司的(source code from altera)

参数可配置的sequential 乘法器和booth 乘法器(verilog source code with configurable parameters for sequential multiplier and booth multiplier )