Verilog liushuideng shanshuodeng乘虚

it s vhdl program for decoder

页面置换算法中的三种算法相关程序代码 FIFO LUR OPT-yemianzhihuansuanfa

ZEDBOARD的管脚分配图和约束文件，包括PCB图和xdc文件(Pin assignment of ZEDBOARD)

说明：  verilog语言书写，单周期CPU源码(single period CPU)

利用FPGA设计游戏设计，真人版超级玛丽，VGA显示(Using FPGA design game design, live-action version of Super Mario, VGA display)

工作机制如下： 1、 系统上电,配置信息由片外加载到片上配置存储器中; 2、 执行某算法前，将此算法所有的配置包写入到配置包存储器中（配置包存储器包含在配置解析单元中）; 3、 配置解析单元解析配置索引,从配置存储器中选择相应的配置对可重构阵列及功能模块进行配置； 4、 阵列从外部中读取数据进行计算，计算结果写出到密文寄存器中； 5、 可重构阵列与功能模块计算的中间结果数据只与通用寄存器堆进行交互； 6、 阵列计算的中间结果通过通用寄存器堆缓存；

一个Verilog的JTAG程序例子，包括完整的说明文档和源文件。(tap_top.v This file is part of the JTAG Test Access Port (TAP) http://www.opencores.org/projects/jtag/ Author(s): Igor Mohor (igorm@opencores.org))

hdb3 using language VHDL(Indoor using VHDL language)

说明：  使用Verilog HDL ，FM调制信号。(Using Verilog, HDL, and FM modulation signals.)

4 bit convoltion with vhdl.