include UART port of VERILOG source, the program tested in FPGA, as chip design,...

沃尔什函数序列sequency的verilog编程实现，含有测试文件(the Walsh sequence in sequency order)

库 ieee ； 使用 ieee.std_logic_1164.all ； 使用 ieee.std_logic_arith.all ； 使用 ieee.std_logic_unsigned.all ； 实体三叶因子 1 是 端口 ( 赤  角： 在 std_logic ； rst: 在 std_logic ； q1: std_logic 出） ； 结束三叶因子 1 ； 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

用verilog实现dsp与Fpga接口的同步设计，其功能包括读写操作及四个功能模块，采用两个fifo实现不同时钟域的地址与数据的转换，在quartus ii11.0环境下运行，运行此程序之前需运行将调用fifo。(Dsp using verilog achieve synchronization with Fpga interface design, its features include read and write operations and four functional modules, using two different clock domains to achieve fifo address and data conversion in quartus ii11.0 environment to run, run this program required before running calls fifo.)

at070tn83 800x480 tft lcd verilog 測試 quartus 文件 (800x480 tft lcd at070tn83 testing project file)

ddr2 controller功能控制,里面有四个模块-ddr2 controller functions to control, which has four modules

This is a divider, which is depicted as well. It is a programming language Vhdl.

VHDL常用实例，适合初学者，有计时器等常用例子-Common examples of VHDL, suitable for beginners, there are examples of commonly used timer, etc.

VGA彩条信号显示控制电路设计,能通过vga显示横条纹竖条纹棋盘条纹(VGA color signal display control circuit design)

改写四号中断的 自己编的，，，，，，求过啊！！！一个很简单的小程序(Rewrite the fourth interruption of their series,,,,,, begged ah! ! ! A very simple little program)

使用VHDL键盘扫描程序，可以稍微修改一下使用