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A Dec example written in VHDL.

FPGA Verilog HDL 读写SRAM(SRAM FPGA Verilog HDL to read and write)

《Altera FPGA_CPLD设计 高级篇》详细介绍FPGA应用于高级特性，LogicLock设计，时序约束，设计优化，高级工具及系统级设计技术，是深入学习FPGA的重要材料(" Altera FPGA_CPLD advanced part design" details FPGA used in advanced features, LogicLock design, timing constraints, design optimization, system-level design tools and advanced technology, in-depth study is an important material for FPGA)

基于Xilinx Vertex2的可综合的2048x10位的读写可控制FIFO模块源代码，深度可控(Based on the Xilinx Vertex2 can be integrated 2048x10-bit read and write can control the FIFO module source code, the depth of controllable)

逐步演示试用modelsim建立仿真的过程，初学者应该看看(Step by step demonstration of the trial to establish modelsim simulation process, beginners should look at the)

闹钟设计模块引用分、秒、小时模块，并且为了能够对闹钟实现12小时设置，而且表示上下午的灯、设置的闹钟时间与原时钟互不影响，另外对上述三个模块进行了复制和修改。包括顶层模块，60进制计数器（6进制和10进制），24进制计数器（12进制），分频器 1.基本功能     ——能显示小时、分钟、秒     ——能调整小时分钟时间     2.提高要求     ——设置任意闹钟     ——12小时和24小时任意切换     ——整点报时

costas载波恢复算法 锁相环路，注释很清楚(costas carrier recovery algorithm PLL)

维特比译码器使用维特比译码算法采用卷积码进行编码的比特流解码。还有其他算法译码卷积编码的流 （例如，Fano 算法）。维特比译码算法是最耗费资源的但它的最大似然解码。这最常用的约束长度 k 的卷积码译码 < = 10，但值 k = 15 都在实践中使用。由安德鲁 J 制定并发表论文汇刊信息理论、 IT-13 卷，第 260-269 页"错误边界为卷积码和渐近最优解码算法"，在 1967 年 4 月，维特比译码。

Synchronous DRAM (SDRAM) has become a mainstream memory of choice in embedded system memory design due to its speed, burst access and pipeline features. For high-end applications using processors such as Motorola MPC 8260 or Intel StrongArm, the interface to the SDRAM is supported by the processor’s built-in peripheral module.

实际应用的代码，实测未发现问题。内部模块划分清晰，使用quartus9.0软件编译，完整的工程。清晰的代码风格，方便读懂代码。