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Simulation using VHDL language songs Andy Lau
用VHDL语言仿真歌曲刘德华的《月老》
-Simulation using VHDL language songs Andy Lau
- 2023-08-15 11:20:05下载
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20190717
说明: uart documentation, july 17, 2019. the document describes the basics of verilog programming and how to implement them on an fpga device
- 2020-06-21 21:40:01下载
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sine_cordic
generate sine wave. Inputs : Amplitude, phasein, frequency
- 2013-07-22 10:25:41下载
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华勒斯树结构的8位修正展位乘数
应用背景Booth乘法器实现快速乘法algorithm.mainly用于通信和DSP组成的3块摊位重新编码,华勒斯树和超前进位addder关键技术超大规模集成电路设计,通信和DSP的应用,芯片设计,VHDL,Verilog程序,加法器和乘法器
- 2022-02-04 19:57:10下载
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vhdl code for multiplexer and detemines how multiplexer works
vhdl code for multiplexer and detemines how multiplexer works
- 2022-02-21 06:20:43下载
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7。对于输入密码锁的关键,假设七个林后重置…
7对于进入密码锁的按键,假设复位后七个灯显示" 0",而使用sw5、sw6 2,则只要按下并松开sw5后七个灯就显示" 5",而只要按下并松开sw6,七个灯就正确显示值" 6
- 2022-08-08 20:59:23下载
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一个双向总线的vhdl实现
一个双向总线的vhdl实现-a two-way bus VHDL achieve
- 2023-07-29 00:40:02下载
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091655
基于fpga的coms摄像头
扫描,参考文献,(Fpga based on the coms camera scan, reference literature,)
- 2010-08-09 01:03:12下载
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基于Verilog HDL的完整数字跑表工程,在试验机台上运行验证通过了的。
用8位7段数码管分别显示微妙,秒,分。
有开始,暂停,复位功能。
学习...
基于Verilog HDL的完整数字跑表工程,在试验机台上运行验证通过了的。
用8位7段数码管分别显示微妙,秒,分。
有开始,暂停,复位功能。
学习VerilogHDL的经典例子,添加了显示功能。-Complete Verilog HDL-based digital stopwatch works in the test machine is running verify pass the platform. With 8-bit 7-segment digital tube showed the delicate, seconds, minutes. Has started, pause, reset. Learning VerilogHDL classic example of adding a display.
- 2022-12-27 19:50:04下载
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multiply_8_VHDL
由8 位加法器构成的以时序方式设计的8 位乘法器,采用逐项移位相加的方
法来实现相乘的VHDL程序代码。包含几个小模块和一个顶层设计文件,运行可用。(an 8 bit multiplier combined with 8 bit adder using a design by way of timing,and it use a way of Itemized shift to implement the multiply.It include some little module and a top level design document.)
- 2014-04-11 16:58:04下载
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