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电子闹钟:基于fpga的电子闹钟设计,采用模块化方式

于 2022-02-06 发布 文件大小:2.10 MB
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电子闹钟:基于fpga的电子闹钟设计,采用模块化方式-Electronic alarm: FPGA-based electronic alarm clock design, modular approach

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  • counter
    设计一个十进制计数器模块,输入端口包括 reset、up_enable 和 clk,输出端口为 count 和 bcd,当 reset 有效时(低电平),bcd 和 count 输出清零,当 up_enable 有效时(高电 平),计数模块开始计数(clk 脉冲数),bcd 为计数输出,当计数为 9 时,count 输出一 个脉冲(一个 clk周期的高电平,时间上与“bcd=9”时对齐)(Design of a decimal counter module, input port, including the reset up_enable clk, output port for the count and bcd, when reset is active (low), the bcd and count output cleared up_enable active (high), count module starts counting the (the CLK pulse number), the BCD count output when the count 9, the count output of the high level, the time of a pulse (a clk cycle with " bcd = 9" when aligned))
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