motionjpeg的FPGA编码实现，有点老了，但是可以参考．有些东西和h.264是差不多的．...

vhdl code for alu and detemines the basic components of alu unit in cpu system

verilog实现的数字跑表 精确到10ms-verilog digital stopwatch to achieve accurate to 10ms

基于DS1302芯片的VERILOG 语言数字钟。可实现年月日时分秒显示。(DS1302 chip-based language VERILOG digital clock. Date can be achieved when every minute display.)

数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。 -NC divider design : an adder counter, loading the initial count value, have different frequency output signal of the overflow. Counter overflow, the output"1 "Level, Overflow at the same time the"1 "level feedback to the counter input signal as loading; Otherwise output"0 "level.

PWM整流器的死区延迟的VHDL编程，可以参考一下(VHDL programming PWM Rectifier dead-band delays)

布斯算法用于在计算机体系结构的两个二进制现在的乘法。随着处理器为转移的运行情况良好，不能轻易做乘法这就是为什么正在使用它。

基于FPGA的PAL_VGA转换器的实现.pdf(FPGA-based PAL_VGA converter implementation)

这是一个很全的HDB3译码的verilog程序，用于FPGA入门所用，verilog的入门很好的程序(This is a very wide of the HDB3 decoding verilog program for entry-FPGA used, verilog entry procedures for good)

binary adder / subtracter in vhdl