Altera USB声卡

GPIO LED 测试工具源代码，可以用来检测开发的主板GPIO LED设备是否工作正常(GPIO LED test tool source code, can be used to detect the development of motherboard GPIO LED device is working properly)

135个经典VerilogHDL源码和说明文档，入门的好资料-135 Classic VerilogHDL source and documentation, a good data entry

执行摘要                Atraffic交点上模拟所述DE1板，使用的是按下按钮，KEY0，对于行人想要交叉，开关SW0，以模拟汽车等待仅有一名低优先级的街道。除非有行人或汽车在街上lowpriority，绿灯会为高优先级的街道进行设置。 Key1is用于将系统返回到初始的默认状态，并且3个红色和3green的LED，以及三个7段显示器，用于显示所述outputof系统。问题说明该交通灯控制系统将在两路口thatallows行人穿越的要求执行。一个跨散步按钮，KEY0，可以usedto停止所有流量，让行人跨越。各信号灯使用attwo LED的每一个红绿灯或行人交叉点（绿色和红色），oneOf的两个街道有优先于其他。对于高优先级的街道上，交通信号将始终保持绿色，直到低优先级的街道carsensor已跳闸或一行人已经按下一个按钮，人行横道。前5秒thelight变为红色Theoccurrence这种事件的赋予高优先级的街道。切换，SW0，模拟汽车传感器在低prioritystreet和一个按钮KEY0模拟人行横道请求按钮forpedestrian使用。多个按键将被视为一个单一的pressuntil行人得到了WALK（绿色）信号。在绿灯为低优先级的街道和行人过街的时间是9和4秒分别。该系统利用一个第二键，KEY1，重置thecircuit，在该7段显示器被设置为默认值（5,9，和4）和最高优先级的街道变成绿光。在没有timeshould有过一个以上的绿色光在系统中。该系统的每个交通路口orpedestrian光会用thatwill显示左侧的指示灯将保持绿色的秒数七段显示器。这些七段显示器Whenany达到零他们应该重置到默认值（5,9和4），并等待下一个倒计时。设计问题的声明其具有绿灯除非lowpriority街道或行人被触发的高优先级的街道交通灯系统defaultsto。当这种情况发生时，高优先街道HEX2将计数下降到零，并且行人或lowpriority街道倒计时从4和9秒。

NN CONTROLLER FOR UPQC

应用背景里德所罗门码–纠错码是由欧文·里德所罗门和古斯塔夫1960介绍了一个重要的群体。他们有很多重要的应用，其中最突出的包括消费者的技术，如CD，DVD，蓝光光盘，QR码，数据传输技术，如DSL和WiMAX，广播系统等作为dvband ATSC和存储系统，如RAID 6。它们也被用于卫星通信。关键技术数据存储苇编码在海量存储系统中应用非常广泛，以纠正与媒体缺陷相关的突发错误。苇编码是光盘的重要组成部分。这是强大的纠错编码在大规模生产的消费产品第一次使用，和DAT和dvduse类似的计划。在CD，两层芦苇–所罗门编码由28路卷积交织器产生一个方案称为交叉交错里德所罗门编码–分离（保监会）。一个保监会解码的第一个元素是一个相对薄弱的内部（32,28里德所罗门码–），缩短了从（255251）8位符号代码。该代码可以正确的高达2字节的错误，每32字节块。更重要的是，它的旗帜为擦除任何不可恢复的块，即，超过2字节的错误块。解码后的28字节的块，与擦除指示，然后由交织器对不同的块（28,24）外码。多亏了分选，擦除28字节的块内的代码从成为一个单独的擦除字节在28个外层代码块。外码很容易纠正，因为它可以处理多达4每块擦除。其结果是一个中国保监会，可以完全正确的错误爆发高达4000位，或约2.5毫米的光盘表面。此代码是如此的强烈，大多数CD播放错误几乎肯定是由跟踪误差，使激光器跳轨道引起的，不是由纠正突发错误。[ 2 ]DVD使用类似的方案，但更大的一块，（208192）内的代码，和（182172）外码。里德所罗门–纠错也用于parchive文件通常贴附在Usenet多媒体文件。分布式在线存储servicewuala还利用里德所罗门–分手时的文件。

PS2键盘硬件模块控制器，主要实现硬件PS2键盘的控制，适合初学verilog学者实验。(PS2 keyboard controller hardware module, the main hardware PS2 keyboard control, suitable for beginners verilog scholar experiments.)

基于FPGA的UDP硬件协议栈， 全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。 支持外部phy的配置，支持GMII和RGMII模式。 以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data_valid, input gtx_clk, output logic tx_en(UDP hardware stack, written in system verilog, do nt need CPU.Projgect includes MAC Layer,support phy configuration.support gmii and rgmii mode. the interface is as the follows: input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data)

用verilog语言编译的pci协议实现，而且有具体的电路图(Compiled with the verilog language pci protocol implementation, but also the specific circuit)

16 点药材 4 FFT 与真正的价值。这被设计基于 Arduino 板和任何泰文 8 位微控制器创建的 c + + 代码。

一个有关于UART开发的自己的一个VHDL代码-A UART has developed its own about a VHDL code