Data Encryption Standard or DES

用verilog实现的buffer，经过了fpga平台验证。(Implement buffer with verilog.)

基于xilinx公司的SPARTAN6系列芯片的高速全双工串行收发器(high-speed transceiver based on spartan 6 of Xilinx PFGA)

HDLC协议的FPGA实现，运用了VHDL语言，主要就是解封帧HDCL，平切添加了外部接口

Xilinx公司网站下的SDRAM Controller的参考设计，经过验证-Xilinx website of SDRAM Controller reference design, validated

上传的是基于Xilinx的新出的开发板Zedboard的一个简单的知道文档，希望对有关同学有所帮助。(Uploaded a simple know the document based on Xilinx' s new development board Zedboard the hope that some of the students to help.)

alu 模块，算术逻辑单元，实现简单的控制模块，有最基本的几条指令-alu instruction

VHDL汇编语言原理及源代码。spartan 3e开发板试用。(VHDL language.)

uart串口传输的verilog RTL级源码，已通过仿真验证。文件主要包含发送、接受位处理，发送、接受字节帧处理，对学习串口通信的朋友很有帮助-uart serial transmission verilog RTL-level source code has been verified by simulation. File mainly contains the send, receive digital processing, sending, receiving bytes of frame processing, serial communications, a friend of learning helps

这是为了添加 4 位东西非常有用的携带看前面加法器。进位加法器(CLA) 是加法器在数字逻辑中使用的类型。进位加法器通过减少确定运载位所需的时间量提高速度。它可以用更简单，但通常速度较慢，波纹携带加法器计算旁边的总和位的进位位对比和每一位必须等待，直到已开始计算自己的结果和进行位 （见加法器细节上波纹的串行加法器） 计算前进行。进位加法器计算一个或多个执行总和，从而减少了等待时间来计算结果的较大值位的前位。Kogge 石加法器和布伦特-西贡加法器是加法器的这种类型的例子。

说明：  RISC 5级流水线CPU，带HAZARD处理(RISC 5 pipeline CPU with HAZARD processing)