登录
首页 » VHDL » UART串口传输的Verilog RTL

UART串口传输的Verilog RTL

于 2022-01-28 发布 文件大小:7.04 kB
0 177
下载积分: 2 下载次数: 1

代码说明:

uart串口传输的verilog RTL级源码,已通过仿真验证。文件主要包含发送、接受位处理,发送、接受字节帧处理,对学习串口通信的朋友很有帮助-uart serial transmission verilog RTL-level source code has been verified by simulation. File mainly contains the send, receive digital processing, sending, receiving bytes of frame processing, serial communications, a friend of learning helps

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • quartusii 三分频电路,大家帮参考一下,有什么问题
    quartusii 三分频电路,大家帮参考一下,有什么问题-one-third of quartusii frequency circuit, refer to U.S. help, have any problem
    2022-03-17 05:41:25下载
    积分:1
  • DA_TLC5620
    是基于FPGA的5620的数模转换芯片底层的应用程序,希望有用。(Is a digital-analog converter chip underlying the 5620 FPGA-based applications, and I hope useful.)
    2013-12-15 10:43:21下载
    积分:1
  • SRAM_16Bit_512K
    说明:  VHDL语言写的SRAM控制程序,在开发板上验证过。(Written in VHDL SRAM control procedures, the development board verified.)
    2010-05-04 09:12:20下载
    积分:1
  • NumClock
    基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219数码管显示芯片、4X4矩阵键盘、TDA2822功放芯片及扬声器等实现了《电子线路设计• 测试• 实验》课程中多功能数字钟实验所要求的所有功能和其它一些扩展功能。包括:基本功能——以数字形式显示时、分、秒的时间,小时计数器为同步24进制,可手动校时、校分;扩展功能——仿广播电台正点报时,任意时刻闹钟(选做),自动报整点时数(选做);其它扩展功能——显示年月日(能处理大月小月,可手动任意设置年月日),秒表(包括开始、暂停和清零)。(based Altera FPGA series (Cyclone EP1C3T144C8) , Verilog HDL, MAX7219 Digital Display chips, 4x4 matrix keyboard, TDA2822 chip power amplifier and loudspeakers of the "Electronic Circuit Design)
    2021-01-16 22:18:50下载
    积分:1
  • fpga_debounce_filter
    fpga debounce filter code in vhdl
    2009-10-02 18:48:22下载
    积分:1
  • 本文为verilog的源代码
    本文为verilog的源代码-In this paper, the source code for Verilog
    2022-01-24 19:02:52下载
    积分:1
  • 一个比较经典的用VHDL实现的FIFO论文
    一个比较经典的用VHDL实现的FIFO论文-Instance, the birthday of power wilt lift stamp cavity using VHDL wife of mother
    2023-02-23 09:35:03下载
    积分:1
  • AES
    AES算法部分模块行位移列变换以及主题程序加密解密(AES algorithm transforms part of the module rows and columns relating to the displacement of encryption and decryption program)
    2016-04-14 12:05:02下载
    积分:1
  • VLSI加法器
    全加器的vhdl程序及其仿真图像.by利用它可以方便、准确地得到输出
    2022-07-17 20:12:42下载
    积分:1
  • RScoder
    基于FPGA的RS编码器设计,verilog hdl语言。(RS encoder FPGA-based design, verilog hdl language.)
    2011-07-17 22:18:08下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载