用FPGA控制nrf24l01的收发消息。

说明：  基于Xilinx Spartan6系列的fpga的VGA实现(Based on Xilinx Spartan6 series fpga VGA implementation)

可直接用于zedboard上的串口通信，利用zynq7000的pl部分实现一个简单的UART串口通信(Can be used directly on the zedboard serial communication, the use of zynq7000 PL part of the realization of a simple UART serial communication)

图像滤波中的中值滤波，有效滤除椒盐噪声，使用verilog语言编写(Image filtering in the median filter, effectively filter out salt and pepper noise, using verilog language)

vc707 board ucf xdc files

这是一个关于的RTL时钟门控技术LECG此源代码是在门控时钟的应用LECG技术

轴系测试程序，多通道输入输出，实现时域、频域、轴心轨迹、瀑布图等功能。(Shafting test program, multi-channel input and output, to achieve time domain, frequency domain, orbit, waterfall and other functions.)

包含如何实现AD控制器的准确思路 介绍了Ad控制器的相关重要指标 verilog编写  完成的测试平台 综合报告 时序仿真图 仿真报告开发环境ISE（xilinx）fpga搭建系统不可缺少的典型模块

(1) 与微处理器可编程三态总线接口 GPIO （通用目的输入和输出端口）(2) 总线接口：1.addr_reg： 地址总线2.rd_n_reg、 wr_n_reg、 cs_n_reg： 控制总线3.数据： 三态数据总线(3) 内部寄存器：

基于FPGA硬件平台的数字显示时钟系统，通过数码管能够实时地显示系统或自定义时间。

project proposal of verilog language that is gud for beginners