booth乘法器verilog源代码

Verilog最基本的源代码之一，位宽为4的二进制计数器。既可以实现计数也可以实现对时钟信号的分频，因此是Verilog入门非常实用的代码之一。在此代码基础之上，可以进行多种改变，实现不同的功能。

基于Verilog HDL 的单周期CPU设计。基于Verilog HDL 的单周期CPU设计。基于Verilog HDL 的单周期CPU设计。基于Verilog HDL 的单周期CPU设计。cpp码

说明：  AD4003的Verilog程序，验证有用(Verilog code for AD4003)

modelsim下的60进制计数器源码和测试激励文件(modelsim M counter 60 under the source file and test incentives)

说明：  基于数据通路和控制器的高校简单PPM设计(PPM design based on datapath and controller)

这是本人自己编写的可用于256*256大小的图像进行sobel边缘检测的vhd文件，可在QuartusII或MaxplisII下综合和仿真，并在FPGA上测试过。可以进行修改支持其他大小图像的sobel边缘检测，同时还可以实现其它的图像模块化处理算法，例如高斯滤波，平滑等。(this is my own preparation for the 256* 256 size of the image segmentation Edge Detection vhd document in the next QuartusII or MaxplisII integrated and simulation, and the FPGA tested. Can be adapted to support other size image segmentation edge detection, It can also achieve other modular image processing algorithms, such as Gaussian filtering, smoothing and so on.)

这是个关于verilog入门的文档，有同志对verilog感兴趣，可以下载此文档，以供参考。(This is a verilog entry on the document, there are comrades of the verilog interested, you can download this document for reference.)

使用VHDL编写数字蜂鸣器音乐，整个项目文件，可直接使用 (Use VHDL to write 1602led driver, the entire project file, and can be used directly.)

FIFO 是首字母缩略词为第一次中，第一次出来，这是与相关的方式组织和操纵的抽象 相对于时间和优先顺序的数据。此表达式描述队列处理技术的原则或 为相互冲突的需求提供服务的订购过程的第一次来，先到先得 (FCFS) 行为： 哪里人 他们到达的顺序离开队列或等轮到在交通控制信号。 FCFS 也是 FIFO 操作系统调度算法，使每个进程的 CPU 的行话术语 他们来的顺序的时间。在更广泛的意义上，后进先出法或最后一次在第一次出的抽象是相反的 FIFO 组织的抽象。区别也许是最清晰的考虑不太常用的同义词 后进先出等 FILO （指最后一出）。本质上，两者都是一个更广义的列表的具体案件 （其中 可以访问任何位置）。区别在于不在列表中 （数据），但在访问内容的规则。其中一个 子类型将添加到一端，并从其他起飞，它的对面花和只在一端上放的东西。[] 1 从队列中移除的项特设办法的俚语变异铸造或被作为 OFFO，站立 为上-火先出。优先队列是一个变体的队列的名称 FIFO，没有资格

说明：  运用VHDL描述函数发生器的各个波形，可有构成多功能函数发生器。(VHDL description of the use of various function generator waveforms, can constitute a multi-purpose function generator.)