litepcie源程序

说明：  数字逻辑实验课第十二次作业，基于Verilog的Clock时钟(Clock based on Verilog)

basic verilog code on siso, piso, sipo

TD-LTE中（3.1.7）咬尾卷积码编码器verilog代码(Tail-biting convolutional code encoder verilog code)

本人收集的多个VHDL语言编写的正弦波发生器以及SPWM程序。(I collected multiple VHDL language of sine wave generator SPWM program.)

USB Blaster full production data

very good code for edge detection based on vhdl programming.

2011年 电赛 E题 简易数字信号传输性能分析仪FPGA信号发生部分 包括m序列，伪随机序列，曼彻斯特编码 程序 和单片机部分程序(2011 CEC E title simple digital signal transmission performance analyzer FPGA signal part of the program and single-chip part of the program)

根据DDＲ3的特点和操作原理，利用MIG软件工具在Virtex－6系列FPGA中实现DDＲ3SDＲAM控制器的设计，并给出了硬件测试的结果,代码为verilog，通过仲裁机制完成设计，希望对学习fpga的人有帮助

40M时钟输入经过iserdes倍频到960M(input 40M o clock and output 960M )

is61lv25616简单的verilog程序，完成sram读写(is61lv25616 simple verilog program, complete sram read and write)