接口键盘和液晶屏上AT89S52代码

verilog编写的alu模块-Verilog modules prepared by the ALU

VC++6.0软件生成Altera公司FPGA内部存储器ROM初始化数据mif格式文件。方便通过QuartusII导入波形等参数。强调这个是例子，生成的是一个定点的正弦数据表文件，需要用到的请自行修改源代码。(This software generates internal memory ROM initialization mif format data file for FPGA product by Altera. Facilitate the passage of the waveform parameters such as import QuartusII)

采用CORDIC算法的直接数字频率合成器的设计(CORDIC algorithm uses direct digital frequency synthesizer design)

程序主要是用硬件描述语言（VHDL）实现： 4*4键盘扫描，简洁明了，通俗易懂，比较适合VHDL初学者-procedure was used in hardware description language (VHDL) to achieve : 4* 4 keyboard scan, concise, easily understood and more suitable for beginners VHDL

VHDL的源码100例，包括加法、减法、存储、触发等，是初学者、开发人员的必备手册-VHDL source code of the 100 cases, including the addition, subtraction, storage, trigger and so on, is for beginners, developers must Manual

ad9361 matlab驱动代码，运行此代码可在matlab中控制AD9361(AD9361 matlab driver code, running this code can control AD9361 in MATLAB)

说明：  高清电子书4本合集-Verilog HDL数字系统设计教程4本合集(Digital circuit design Verilog HDL digital system design)

关于XILINX FPGA 内部 中文培训教材-XILINX FPGA on internal training materials in Chinese

利用verilog驱动LCD1602 本实验是用LCD1602显示英文。（LCD带字库）(//Use verilog driver LCD1602// video tutorial for all of us 21EDA e-learning board// The experiment is LCD1602 display in English. (LCD with font))

FPGA数码管显示秒表实验 三种方法实现： 方法一： 对秒计数，得到（秒显示）0~9， 对（秒显示）计数，得到（分秒显示）0~5， 对（分秒显示）计数，得到（分钟显示）0~5， 注意进位时机 方法二： 对秒计数，得到（秒显示）0~9 对秒计数，得到（分秒显示）0~5 对秒计数，得到（分钟显示）0~5 方法三： 只对秒计数，分别取模 %60得到分钟显示 ************************ 余数%10得到分秒显示 （据说）取模运算占资源！！！！（也能接受？好像...） 再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA Three ways to achieve)