4通道12位AD芯片 AD7862控制模块,VHDL源代码,适于单次转换采样,250K采样率....

使用Altera公司的FPGA进行VHDL开发。使用quartus2 9.0软件在EP1C3T144C8开发板上实现先进先出的队列。-The use of Altera" s FPGA-VHDL development. Use quartus2 9.0 software EP1C3T144C8 Development Board to achieve FIFO queue.

VHDL的重要PPT资料,对初学者非常有益处-VHDL important PPT information is very useful for beginners

说明：  fpga串口收发完整程序，Verilog语言。(FPGA configuration PLL complete program, Verilog language.)

说明：  CMV2000的对齐模块，适用于其他对齐模块，自行修改(CMV2000 alignment module, suitable for other alignment modules, self-modifying)

加密已经成为我们生活的一部分，我们

clock for spartan 3 evaluatoin board

FPGA YCbCr444转YCbCr422实验 很好的参考(FPGA EP4CE40F23C6 YCbCr444 turn YCbCr422 experiment)

本源代码是RS（31,19）编码器的顶端实现程序和测试程序，此程序可以验证编码器工作与否。此代码，已在ModelSim验证通过。并附上测试时所产生的结果图像。(Source code is RS (31,19) encoder to achieve the top programs and testing procedures, this program can verify the encoder to work or not. This code has been verified in ModelSim. Together with the result when the test images.)

veriloghdl语言熟练的一个很好的cpu代码

Interface for ADS8361 TI ADC IP Core for ALTERA NIOS2