FPGA将从CY7C68013读到的数写入SRAM

用fpga实现SDI，每一步都很清楚 搞视频的可以参考(Fpga realization of SDI, each step are clearly engaged in the video can refer to)

G.hnMAC层功能代码，实现了MPDU的资源调度(G.gn MAC codeG.gn MAC codeG.gn MAC code)

应用背景在本文中，我们提出了流水线的吞吐量的AES-GCMkaratsuab人基于有限域乘法器。与我们提出的四级子二次有限域乘法器，Ghash功能不在GCM任何瓶颈硬件系统，无论三的AES实现哪一个提高吞吐量的AES-GCM流水线Karatsuba乘法器203（基于BlockRAM SubBytes，复合场SubBytes或基于LUT的SubBytes）。这个提出的AES-GCM芯达到31gbps和39gbps Virtex4吞吐量和Virtex5，分别。实验结果表明，一个单一的现代FPGA芯片能提供超过了认证的AES-GCM 30Gbps的吞吐量，具有高性能计算领域可编程器件的优点系统。关键技术在AES-GCM的两种主要成分（高级加密标准伽罗瓦计数器模式）是一个AES引擎和一个有限域乘法器GF（2128）在通用散列函数（GHash）。因为固有的计算反馈，系统性能通常由有限的基于FPGA实现的已知域乘法器的日期。在本文中，我们目前的吞吐量优化的AES-GCM 4级流水线基于FPGA的Karatsuba-Ofman算法的有限域乘法器。关键流水线乘法器的延时然后匹配的AES实现无论BLOCKRAM SubBytes，流水线复合场SubBytes或基于LUT的字节。AES-GCM吞吐量超过30Gbps上一个单一的Xilinx Virtex芯片。实验结果表明，我们实现迄今为止最有效的AES-GCM FPGA实现。

verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.

Quartus? II 相关的语言 详细介绍了VHDL verilog软件开发过程(Quartus ? II related language detailed introduces the verilog VHDL software development process )

一个基于FPGA用verilogHDL设计的bayer格式转RGB格式的模块，本人设计(a code used for bayer_3RGB_interpolation ,which based on FPGA by verilogHDL)

说明：  用verilog HDL编程实现的基于DAC0832的三角波信号，可借鉴编程实现DAC0832芯片控制(Programming with verilog HDL DAC0832-based triangular wave signal, we may learn programming DAC0832 chip control)

异步FIFO的实现，可综合，可验证] keywords:almost_full,full,almost_empty,empty-The realization of asynchronous FIFO can be comprehensive, verifiable] keywords: almost_full, full, almost_empty, empty

该程序实现的是n位全加器，首先用与非门实现一位全家器，最后实现n位的全加器。-the program is to achieve the n-bit full adder, first using the door with non-realization of a family- and finally realize the full n-bit adder.

vc707 board getting started guide