Combination of shots, quartus2 with the ModelSim FBI put together a detailed ste...

UART功能,可以增加在NIOS2內,主要來做外部Flash的擦除及寫入,需搭配上位機傳輸字串來控制(UART function, can increase the NIOS2, the main external Flash to do the erase and write, to be a string with the host computer to control the transmission)

从入门到精通，从简单到难，带你轻轻松松玩转FPGA(It is used to measure noise and detect road noise pollution. It is accurate and has good effect.)

VHDL语言设计；功能描述：键盘扫描，不包含去抖电路-VHDL language design Function description: the keyboard scanning, does not contain a circuit debounced

8051IP 核源代码-8051IP nuclear source code

基于Verilog HDL的通信系统设计(Design of communication system based on Verilog HDL)

基于FPGA的数字电压表 两种方案 一种VHDL一种Verilog(Digital voltmeter based on FPGA)

使用VHDL实现锁相环,是个学习VHDL的好例子,与众分享-PLL using VHDL, VHDL is learning a good example, sharing with the public

应用背景转换后的8´8块现在由64个DCT系数。第一个系数F（0,0）是直流分量和其他63个系数交流元件。直流分量F（0,0）是基本和64像素输入8´8像素块乘以缩放因子（1 / 4）C（0）C（0）= 1 / 8如图3为（美国，五）。和公司；及；及；及；及；及；及；及；及；压缩过程中的量化的变换系数。每一个64个DCT系数进行均匀量化。64量化步长对64个DCT系数量化参数形成一个8´8量化矩阵。每个在量化矩阵中的元素是1和255之间的整数。每个DCT系数F（u，v）除以相应的量化步长参数q（u，v）在量化矩阵，并将其为最近的整数：关键技术量化过程在JPEG图像压缩的关键作用。它是消除在原始图像中出现的高频率的过程。我们这样做，是因为这样的事实，眼睛是更敏感的低空间频率比更高的频率。这是通过除以值在高具有较大值的向量（更高频率的振幅）的索引比的值除以较低的频率的幅度。的在量化表中更大的值是由这个引入的更大的错误有损过程，视觉质量越小。和公司；及；与；与；与；与；与；与；与；与；与；事实是，在大多数图像中的颜色变化缓慢从一个像素到另一个。所以，大多数图像将有少量的高细节，少量的高空间频率，并拥有大量的图像信息中包含的低空间频率。

说明：  按键消抖,避免按键抖动造成信号误触发，增大按键输入的可靠性(Key jitter elimination, avoid key jitter caused by signal error trigger, increase the reliability of key input)

本文研究了SMBus 规范，介绍了典型的基于片上系统（SoC）设计的知识产权核（IP）实现，采用自顶向下 (Top-down)的集成电路设计方法完成了设计，并架构了基于总线功能模型(BFM)的验证平台 完成功能仿真，顺利完成了逻辑综合和时序仿真。FPGA 验证和投片后测试均表明设计具有 良好的性能。(This paper studies the SMBus specification, based on the introduction of the typical system-on-chip (SoC) intellectual property core design (IP) implementation, using top-down (Top-down) of the integrated circuit design methods achieve a design and architecture based on the total Line functional model (BFM) achieve functional verification platform for simulation, successfully completed a logic synthesis and timing simulation. FPGA silicon validation and post-tests show that the design has good performance.)