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该工程是基于verilog hdl 语言编写的帧传输协议HDLC帧的发送端代码,会用QUATUSII的人都应该知道如何使用,希望能给你带来帮助...

于 2022-03-14 发布 文件大小:374.01 kB
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代码说明:

该工程是基于verilog hdl 语言编写的帧传输协议HDLC帧的发送端代码,会用QUATUSII的人都应该知道如何使用,希望能给你带来帮助-The project is based on the language verilog hdl frame transmission protocol HDLC frame of this generation- Codes will be used QUATUSII people should know how to use, in the hope of giving you helpful

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  • RS_5_3_CODEC
    完成RS(5,3)编码程序,运用Verilog语言。(Complete the RS (5,3) coding process, the use of Verilog language.)
    2010-05-25 21:21:34下载
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    Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖动的可以参考.-Clock_Dithering_Verilog this is a Clock u_dither, everybody want to make Verilog-jitter can refer to.
    2022-12-08 19:40:03下载
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    字长可以简单调整,即可实现任意字长UART通讯(The word length can be simply adjusted to achieve any word length UART communication.)
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  • svpwm3
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  • Key_gen the Qutuas II v7.1 for sp1 invalid This is the v7.1 sp1 months key_gen
    Qutuas II v7.1的key_gen 对sp1无效 这就是个v7.1 sp1的key_gen -Key_gen the Qutuas II v7.1 for sp1 invalid This is the v7.1 sp1 months key_gen
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    用NiosII实现的数字钟,经过本人测试运行正常,开发环境:QuartusII6.0和NiosII IDE6.0-NiosII achieved with digital clock, after I run the normal tests, development environment: QuartusII6.0 and NiosII IDE6.0
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  • VHDL 加法器
    这个程序是 用于两个浮点数字加法器使用 VHDL 语言。
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  • font6x8
    Fonts for LCD 162x64 (6x8)
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  • gmii_tx_mac
    实现千兆以太网数据发送,通过GMII接口向PHY写数据,控制PHY发送数据。(Implementation of Gigabit Ethernet data transmission, write data to the PHY through the GMII interface, control PHY data.)
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  • AWGN_VerilogDesign-master
    加性高斯白噪声生成的VERILOG实现,包含所有的testbench文件。可直接使用(Additive white gaussian noise generated VERILOG realized, including all testbench files. Can be used directly)
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