登录
首页 » VHDL » fpga DDS ROM数据正弦波形正半周采样程序

fpga DDS ROM数据正弦波形正半周采样程序

于 2022-03-09 发布 文件大小:729.56 kB
0 169
下载积分: 2 下载次数: 1

代码说明:

fpga DDS ROM数据正弦波形正半周采样程序-fpga DDS ROM sinusoidal waveform is a half weeks of data sampling procedures

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • JIAOTONGDENG
    用VERILOG实现 交通灯控制,且运行正确,希望有帮助(Use VERILOG implementation traffic light control, and operation right, hope to have help)
    2014-01-05 20:38:03下载
    积分:1
  • MVB_test
    此功能是实现曼彻斯特编码的Verilog代码,经过在xilinx sp6上实际运行证实可行。(This function is to achieve the Manchester code Verilog code, through the Xilinx SP6 actual operation proved.)
    2021-01-03 17:48:56下载
    积分:1
  • 集成电路的I2C协议间
    inter integrated circuit i2c protocol
    2022-02-03 10:59:46下载
    积分:1
  • ALTERA 的关于对SDRAM控制器操作的verilog相关程序,很不错绝对值得借鉴。...
    ALTERA 的关于对SDRAM控制器操作的verilog相关程序,很不错绝对值得借鉴。-ALTERA on the operation of the SDRAM controller Verilog procedures, it is definitely worth a good draw.
    2022-01-26 03:51:39下载
    积分:1
  • 基于FPGA的DDS
    基于FPGA的DDS。可以产生三种波形:正弦,方波,三角波。频率分辨率0.012Hz。频率从0至25MHz任意可调。(FPGA-based DDS. Can produce three waveforms: sine, square, triangle wave. Frequency resolution 0.012Hz. Frequency is adjustable from 0 to 25MHz.)
    2013-08-05 07:06:22下载
    积分:1
  • 一个在FPGA芯片上实现UART功能的vhdl源代码,提供了UART的集成
    一个在FPGA芯片上实现UART功能的vhdl源代码,提供了UART的集成-an FPGA chip to achieve UART function vhdl source code, providing integrated UART
    2022-01-21 03:04:04下载
    积分:1
  • In the FPGA development board shows the string, using VHDL language, in a simple...
    在FPGA开发板显示字符串,采用VHDL语言,以简单的功能说明FPGA的开发流程.-In the FPGA development board shows the string, using VHDL language, in a simple functional description FPGA-development process.
    2022-03-25 05:15:56下载
    积分:1
  • 使用vhdl语言编写的100个常用程序的例子
    使用vhdl语言编写的100个常用程序的例子-The use of VHDL language 100 examples of commonly used procedures
    2022-08-18 05:39:29下载
    积分:1
  • 经典SOC设计教程
    SOC经典教程,包含案例以及完整的代码等等。(SOC classic tutorial, including cases and complete code, and so on.)
    2020-07-01 22:20:02下载
    积分:1
  • spi_controller
    SPI控制器,基于VERILOG描述,分模块设计,共6个模块,时钟产生模块,移位模块,主模块,从模块,定义模块,顶层模块。(SPI controller, based on the VERILOG description, sub-module design, a total of six modules, clock generation module, shift module, main module, from the modules, custom module, top module.)
    2021-05-13 13:30:02下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载