This is a simple routine FPGA is mainly based on FPGA

计算三平动并联机构工作空间，自己编的，测试可以用(Calculation of three translation parallel mechanism)

计数器的程序，eda编程用的，vhdl语言编程，大家下载看看吧(Program counter, eda programming used, vhdl programming )

开发系统上采用的时钟信号的频率是20MHz，可分别设计计数器对其计数，包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出，这样就构成了一个电子日历和时钟的模型。为了可以随意调整计数值，还应包含设定计数初值的电路-Development system using the clock signal frequency is 20MHz, the design can be counter to its count, including seconds, minutes, hours, days, weeks, months and years. At every level to show the output, thus constitutes an electronic calendar and clock models. Can also adjust the order value, should also be included in setting the initial count circuit

使用verilog语言完成了基于cordic算法求反正切的计算，精度为8次迭代(Verilog language used to complete based on CORDIC algorithm for arctangent calculation, an accuracy of 8 iterations)

LTE上行链路使用的DFT-S-OFDM系统的仿真，其中包括QPSK星座映射、串并转换、N点DFT、子载波映射等。(LTE uplink using the DFT-S-OFDM system simulation, including QPSK constellation mapping, string and conversion, N-point DFT, subcarrier mapping, etc..)

高速度的处理器大大取决乘数就是其中一个关键硬件块在大多数数字信号处理系统以及一般处理器中。这一项目提出了高速度 8 x 8 位吠陀乘法器结构相当不同于传统的乘法像添加和转移方法。所提出的最重要方面是方法的，发达国家的乘数体系结构方法的基于古代印度吠陀数学的垂直和横向结构。它在一个步骤中生成的所有部分产品和它们的总和。这也给机会为模块化设计可以用于小块设计更大。所以设计复杂性获取输入的较大号的位数减少和模块化获取增加。拟议的吠陀乘数编码中 VHDL （非常高速度集成电路硬件描述语言），合成和模拟使用 EDA (电子设计自动化) 工具-XilinxISE12.1i

UART模块的VHDL语言设计(Design of VHDL language based on UART module)

说明：  基于FPGA的1553b接口设计详细设计论文(1553B design based on FPGA)

DDS 产生正弦信号，OOK，AM三种波形。 使用xilinx FPGA VHDL(DDS. Resulting in sinusoidal signal, OOK, AM three waveforms. Using xilinx FPGA VHDL.)

图形图像H264插值算法，应用于图像视频处理(H264 graphic image interpolation algorithm is applied to image video processing)