用 vhdl 语言实现的 8 位 crc

说明：  displayport 参考设计，可以对比自己工程做验证，另有参考设计XAPP1178未找到，采用方案为DP159 + Artix7 FPGA(xilinx displayport sink design)

xilinx的时序约束实验，通过阅读本文档，你可以用全局时序约束来轻松提高已有的项目的系统时钟频率，同时你还可以用映射后静态时序报告以及布局布线后静态时序报告来分析你的设计性能(Xilinx timing constraints of the experiment, by reading this document, you can use the overall timing constraints to easily enhance existing projects the system clock frequency, at the same time you can also use static timing report after mapping, as well as after placement and routing static timing analysis report to you design performance)

rs255编码解码器，verilog描述，FPGA实现(RS255 223 ENCODER)

Advanced FPGA Design Architecture, Implementation, and Optimization

HDLC控制器源码，包括单独HDLC的Tx端和Rx端实现，以及顶层带FIFO和Wishbone总线控制器的实现，通过Wishbone可方便与CPU连接，通过软件控制整个HDLC控制器的工作。

Verilog 下脉冲发生器的源代码，可用于模拟三相交流电过零点，主要用于调试一些类似SVC（无功补偿）控制器的一些算法-Pulse generator under the Verilog source code, can be used to simulate three-phase alternating current zero-crossing point, mainly for debugging similar SVC (reactive power compensation) controller of a number of algorithms

6对于进入密码锁的按键，假设复位后七个灯显示" 0"，使用sw1、sw2 2，然后只要按下并松开sw2，七个灯上就显示" 2"，而只要按下并松开sw1，七个灯上就正确显示值" 1

基于FPGA的AD和DA设计代码及文档(Design code and document of AD and DA based on FPGA)

Dynamic Power Management for the Iterative Decoding of Turbo Codes

简单的8个CPU，包含PDF文件。他们可以查看详细信息