a good use of the Verilog Programming cpu procedures, we must make good use of.

乘数是其中一个关键硬件块在大多数数字和高性能系统中如 FIR 滤波器、 数字信号处理器和微处理器等。随着技术的进步，许多研究者试过和正在尝试设计提供或者以下高速度、 低功耗、 规律的布局的乘数，从而较少的地区或在乘数的他们甚至组合。从而使它们适合于各种高速度、 低功耗，和紧凑的超大规模集成电路的实现。然而面积和速度是两个相互冲突的约束。所以提高速度结果总是在较大的地区。所以在这里我们尝试找出解决方案了他们两个之间的最佳贸易。一般我们所知乘法会中两个基本步骤。部分产品，然后添加。因此在这个项目中我们有第一次尝试设计不同加法器和比较它们的速度和复杂性的电路即占领的地区。

PROGRAMM有助于使40厘米见方与FPGA机器人改变board.The运动遵循顺时针旋转。此外，惯性中心的旋转过程中保持不动。

用VHDL语言设计多功能的电子表。实现基本电子表的时间显示、闹钟、秒表等功能(VHDL language design with multi-functional electronic watch. The time table to achieve basic electronic display, alarm clock, stopwatch functions)

基于NIOS II的SD CARD MUSIC PLAYER源码，包括硬件SOPC-NIOS II based on the SD CARD MUSIC PLAYER source, including hardware SOPC

FPGA测序和DDS产生各种波形程序，用Atral器件开发(FPGA sequencing and DDS generate various waveform programs.)

vhdl例程代码大全，包含流水灯，数码管，AD,DA转换等(Guinness vhdl code routines, including water lights, digital, AD, DA conversion)

直接序列扩频通信（主要包括BPSK调制和BPSK解调以及PN码的产生）(Direct sequence spread spectrum communication (including BPSK BPSK modulation and demodulation, and the PN code generation))

TD-LTE中（3.1.7）咬尾卷积码编码器verilog代码(Tail-biting convolutional code encoder verilog code)

FPGA——IP_RAM实验： 创建IPRAM核，单端口，10位地址线（256字节），8位数据线（每字节8byte），读写使能 input [9:0] address; input clock; input [7:0] data; input wren; //置1则写入 output [7:0] q; LNXmode：控制LEDC显示 1：mode1，从k1~k3输入data的低4位，ledb计时，从0~f，计时跳变沿读取k1~k3的值，存入RAM 8个数之后，从RAM输出数据，用leda显示，同样每秒变化一次(The experiment of FPGA-IP_RAM: Create IPRAM core, single port, 10 bit address line (256 bytes), 8 bit data line (8 byte per byte), read and write enablement)

Verilog 经典实例，完整源码与大家分享-Verilog classic example of a complete source to share with you