波形产生器：用VHDL编写的波形产生器程序

verilog语言编写的jtag（边界扫描模块），初学的时候可以看看(verilog language jtag (boundary scan module), a novice when you can look)

工程实用观点，简单介绍集成电路的传统设计语言现状。(Practical engineering point of view, the traditional integrated circuit design brief language status.)

TCD1209D驱动程序 Verilog语言(TCD1209D driver Verilog language)

使用VHDL语言实现对快速傅立叶变换算法的实现，并通过仿真验证其正确性。(Using VHDL language implementation for the realization of fast Fourier transform algorithm, and its correctness is validated by computer simulation.)

过去的几天我一直在改进各部分的 AES 128 模块。我想提高最主要的是我使用查找表的 SubByte 相关步骤 （密码和密钥编排）。使用查找表意味着我要浪费大量的宝贵的块公羊，可以去其他地方更好地利用 fpga 的硬件资源。这种方法是很容易的 （使固定数组的值和生成语句，以从该数组中读取），却不实际前进以及试着挤出尽可能多的业绩从作为尽可能小的织物。我需要一种方法来生成 Rjindael S-盒值上飞。一般方程来计算的向前的 S 盒值为某个给定的字节是伽罗瓦领域内采取逆的字节，然后再应用一种仿射变换。经过一些研究，我偶然遇到本文抛锚成数字逻辑友好术语的抽象方程的神奇。从纸显示向前的 S 盒发电机的所有步骤的基本框图如下所示。本文分解为每个块 （减去仿射变换） 的等效逻辑。基于上述关系图中的孤独，显而易见的发电机方程是计算非常激烈。这使得完美意义上给出了 S 盒的整点是密码文本中引入的非线性。如果 S 盒变换是线性的由此产生的逻辑会很简单。相反，S-盒生成方法是大规模 Xor 和八、 四和两位运算之间跳转的几个 And 的纠缠。一个很好的这种方法是逆的 S 盒发电机与逆仿射变换的输入而不是标准的仿射变换对输出相同的核心乘法逆计算器。这将使反密码 S 盒发电机就越容易当最终得到它。从本文加上一点的仿射变换，研究信息很能够实现单个字节的组合电路的 VHDL 模块，转发 S 框计算。此模块没有注册，只是输入、 输出和组合逻辑电路在这两者之间。基于斯巴达 3E XC3S500E FPGA 的综合结果，如下所示： 切片数量： 42 个 4656 0%数目 4 输入下尿路症状： 74 个 9312 0%最大组合路径延迟： 23.143nsThe 基本电路是相当慢的但它做的计算复杂性也相当小。根据合成的结果，输入和输出之间的关键路径有八个级别的逻辑在里面。这不是我目前的 AES 128 设计的单周期架构良好的电路。作为一个小实验，我决定为"水滴"在我代替标准查找表模块的 AES 128 设计这个模块。我到另一个模块，它模拟现有单时钟周期、 全 16 字节 SubBytes 查找实例化十六个这种电路。我掉进的 AES 128 密码副本的该模块和合成它。切片结果： 数目： 1347 4656

-- Booth Multiplier -- This file contains all the entity-architectures for a complete -- k-bit x k-bit Booth multiplier. -- the design makes use of the new shift operators available in the VHDL-93 std -- this design passes the Synplify synthesis check -- download from: www.fpga.com.cn & www.pld.com.cn--- Booth Multiplier-- This file contains a ll the entity-architectures for a complete-- k- bit x k-bit Booth multiplier.-- the design mak es use of the new shift operators available in th e VHDL-93 std-- this design passes the Synplify synthesis check-- download from : www.fpga.com.cn

用verilog编写的网卡芯片rtl级。前仿后仿都通过了，可以在modelsim上运行察看-verilogrtl After the former imitation through imitation, it can run on the look modelsim

一个在CPLD，EPM70128上实现的PWM控制源程序。(A CPLD, EPM70128 realize the PWM control on the source.)

verilog 语言实例，对于新手学习有很大帮助的实例-Examples of Verilog language, the novice has to learn very helpful examples of

低密度校验码 ，很好用的代码，功能已经实现编码和译码(fpga ldpc)