VHDL实现 8051 CPU核 Oregano Systems 8

D-flip flop vhdl implement code

VHDL黄金参考手册，能让你更好的学习了解VHDL语言(VHDL gold reference manual, can make you a better learn VHDL language)

一个三分频verilog模块，可以用来学习基本结构。(A three points frequency verilog module can be used to study the basic structure.)

应用背景在本文中，我们提出了一种高效的设计方法在可重构硬件设备中实现GCM结合认证加密AES。由于四AES内核和四binaryfield复制我们能演示如何打破该100Gbps的速度必将在FPGA。为了减少的在Ghash操作关键路径，四级流水线已被插入在广发（2128）乘法。这个最后的GCM的架构依赖于一个4×4建筑实现了在Xilinx Virtex-5器件119gbps。关键技术即将推出的IEEE以太网标准的重点将提供的数据传输带宽的100Gbit /美国目前，最快的加密原始批准的美国国家标准与技术研究所，结合数据加密和身份认证，是伽罗瓦/计数器模式（GCM）操作。如果可行性，提高速度的GCM到100Gbit/s的ASIC技术已经表明，在GCM FPGA实现安全100G以太网网络系统出现了一些重要的结构问题。在本文中，我们报告一个高效的FPGA架构该模式结合AES分组密码。与四流水线并行AES-GCM芯我们可以要达到新的以太网标准要求的速度。此外，时间关键二进制字段乘法的认证过程依赖于四个流水线2 Karatsuba—人乘子。

Multipleksor 3 to 1 - 3x1bit in, 1x1bit out

PS2键盘硬件模块控制器，主要实现硬件PS2键盘的控制，适合初学verilog学者实验。(PS2 keyboard controller hardware module, the main hardware PS2 keyboard control, suitable for beginners verilog scholar experiments.)

When the initial input falls between the Switch off point and Switch on point values, the initial output is the value when the relay is off.

利用ANSYS有限元仿真软件对复合材料进行异常检测仿真实验，程序为一损伤样板模型(ANSYS finite element simulation software for composites simulation anomaly detection, the program is a damage model model)

平坦度检测中的高度检测算法，使用ISE开发环境，语言为VHDL，平台是XC3S4-a vhdl_program used for flat detect

应用背景转换后的8´8块现在由64个DCT系数。第一个系数F（0,0）是直流分量和其他63个系数交流元件。直流分量F（0,0）是基本和64像素输入8´8像素块乘以缩放因子（1 / 4）C（0）C（0）= 1 / 8如图3为（美国，五）。和公司；及；及；及；及；及；及；及；及；压缩过程中的量化的变换系数。每一个64个DCT系数进行均匀量化。64量化步长对64个DCT系数量化参数形成一个8´8量化矩阵。每个在量化矩阵中的元素是1和255之间的整数。每个DCT系数F（u，v）除以相应的量化步长参数q（u，v）在量化矩阵，并将其为最近的整数：关键技术量化过程在JPEG图像压缩的关键作用。它是消除在原始图像中出现的高频率的过程。我们这样做，是因为这样的事实，眼睛是更敏感的低空间频率比更高的频率。这是通过除以值在高具有较大值的向量（更高频率的振幅）的索引比的值除以较低的频率的幅度。的在量化表中更大的值是由这个引入的更大的错误有损过程，视觉质量越小。和公司；及；与；与；与；与；与；与；与；与；与；事实是，在大多数图像中的颜色变化缓慢从一个像素到另一个。所以，大多数图像将有少量的高细节，少量的高空间频率，并拥有大量的图像信息中包含的低空间频率。