Verilog 编写的网卡DM9000A的IP核，altera公司寄的DE2系统中的源程序核...

LTE is an abbreviation for Long Term Evolution.

Matlab - to hdl code for square root

用verilog状态机实现的自动售货机，是一次课程作业，参考了网上的例子进行了修改(Automatic vending machine implemented with Verilog state machine)

CORDIC算法的硬件实现 用的verilog语言-CORDIC algorithm Hardware Implementation of the Verilog language

用verilog写的很好的cpu core-using Verilog write a good cpu core

altera max10 USB demo，使用了phy，把开发板配置成U盘模式(altera max10 USB demo，using PHY device，design a U pan)

说明：  displayport 参考设计，可以对比自己工程做验证，另有参考设计XAPP1178未找到，采用方案为DP159 + Artix7 FPGA(xilinx displayport sink design)

FPGA的fifo与dsp的emif接口测试程序(EMIF interface test program for FIFO and DSP of FPGA)

本次设计中需要用到16个点来完成显示功能，可以选用一个16位的向量来存储个点状态，再用两个整型数分别控制当前点的坐标。但是这样控制会涉及到乘法运算，比较复杂。因此我们选择用4个4位向量STAN（0 TO 3），每个向量代表一行点阵，这样做不仅使控制简单，而且在扫描显示的时候很方便，代码也很简洁。设计包括2个大的元件，一个是RUSSIA，其功能是存储状态，分频，完成左右下移动以及计分等功能；另一个是RUSSIA_SCAN，主要完成点阵扫描和数码管译码。具体设计是这样的：4个向量STA0,STA1,STA2,STA3记录游戏状态，点的坐标由COL 和ROW来控制。设置两个指针FLAG和ROW4，如果四列中有一列都为1，表示游戏结束了，置FLAG为1，程序进入NULL；当最后一行及STA3=”1111”时，置ROW4=1，当ROW4=1时，表示要消行，加分，并且将上一行的值赋到下一行。游戏继续，如按下左键或右键，程序更根据下一状态决定是否左移或右移。若无键按下，则根据情况当前点是否需要自动下移。（设计用板子上的左边第一个按键为左移动键，第二个键为reset键，右边第一个键为右移动键）

vedic multiplication