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cpld/fpga积分梳状滤波器(CIC)设计-cpld/fpga Integral comb filter (CIC) design

这个项目修改后的展位华莱士算法给出了所需的方法来实现一种高速度和高性能并行计算的复数模拟乘法器。设计的结构使用基数 4 修改 Booth 算法和华莱士树。这两种技术来加速增殖过程，作为他们的能力，以减少局部产品代到 11/2 和压缩部分产品期限按比例为 3 ∶ 2。尽管如此，携带保存加法器 （CSA） 是用来增强系统的加法过程的速度。设计了系统有效地使用 VHDL 代码为 8 x 8 位签署数字和成功的模拟. Booth 型乘法器可以减少迭代步长，以执行乘法比较常规步骤操作次数。Booth 算法 "扫描" 乘法器操作数，并跳转到链的这种算法可以减少产生相对于常规的乘法算法，每个位的乘数乘以与被乘数和部分产品对齐和加在一起的结果所需的加法次数。更有趣的是加法次数是数据依赖

说明：  QPSK 调制 与 解调的源代码 可综合 出波形(QPSK modulation and demodulation of the source code)

vhdl code for register and detemines how register works -vhdl code for register and detemines how register works

ALU using VHDL project

说明：  I2C读程序，通过状态机描叙,仿真达到要求(I2C Reading, depicts through the state machine, called Simulation)

说明：  libero soc工程，实现通过串口接收到单字节数据后并返回发送给上位机(Libero SOC project, which realizes receiving single byte data through serial port and sending it back to host computer)

16X2液晶显示屏的FPGA显示驱动设计。-16x2 LCD display driver design of the FPGA.

有一个 8 位全加器 VHDL 代码。我测试该代码在协同，看到了这段代码的工作。

VHDL写的串口，很好用，程序非常简单，可以调试用-Written in VHDL serial, very good, and the procedure is very simple, you can debug with